第三章 組合邏輯電路本章以邏輯代數(shù)為數(shù)學(xué)工具，從邏輯門構(gòu)成的組合邏輯電路入手，介紹分析和設(shè)計(jì)組合邏輯電路的基本方法，并討論組合邏輯電路中的競爭冒險(xiǎn)現(xiàn)象，為進(jìn)一步學(xué)習(xí)帶記憶功能的電路奠定基礎(chǔ)。同時(shí)重點(diǎn)討論若干常用中規(guī)模集成電路模塊及其應(yīng)用，利用VHDL語言實(shí)現(xiàn)數(shù)字電路的描述及設(shè)計(jì)。第一節(jié) 基本知識(shí)、重點(diǎn)與難點(diǎn)一、基本知識(shí)（一）組合電路的分析與設(shè)計(jì)1.組合電路基本概念任一時(shí)刻的輸出狀態(tài)只取決于該時(shí)刻各輸入狀態(tài)的組合，與電路的原狀態(tài)無關(guān)。電路只有從輸入到輸出的通路，沒有從輸出到輸入的反饋回路。電路由邏輯門構(gòu)成，不含記憶元件。2.組合電路分析用邏輯函數(shù)描述已知的電路，找出輸入、輸出間的邏輯關(guān)系，從而判斷電路功能。組合電路的分析步驟：（1）由已知邏輯電路圖逐級(jí)寫出邏輯表達(dá)式；（2）化簡邏輯表達(dá)式，可以采用代數(shù)法或卡諾圖法化簡表達(dá)式；（3）由表達(dá)式列出真值表；（4）根據(jù)表達(dá)式或真值表分析并說明電路實(shí)現(xiàn)的邏輯功能。3.組合電路設(shè)計(jì)組合電路的設(shè)計(jì)是根據(jù)實(shí)際邏輯問題提出的要求，設(shè)計(jì)出滿足要求的最簡單或者最合理的組合電路。實(shí)現(xiàn)邏輯電路的方法有多種，采用小規(guī)模、中規(guī)模以及可編程邏輯器件，采用的器件不同，其設(shè)計(jì)方法有所不同，但是設(shè)計(jì)過程中對基本邏輯問題的描述、設(shè)計(jì)思路有其共性。（二）組合電路的競爭冒險(xiǎn)1.組合電路中的競爭冒險(xiǎn)現(xiàn)象在組合電路中，信號(hào)由不同的途徑達(dá)到門電路輸入端的時(shí)間有先有后，這種現(xiàn)象稱為競爭。由于競爭可能引起電路輸出發(fā)生的瞬間尖峰脈沖現(xiàn)象稱為冒險(xiǎn)。競爭冒險(xiǎn)現(xiàn)象將影響電路的工作速度、限制電路的最高工作頻率，有時(shí)會(huì)導(dǎo)致電路無法正常工作。2.競爭的類型有兩種類型的競爭可能產(chǎn)生冒險(xiǎn)現(xiàn)象，一個(gè)門電路的多個(gè)輸入信號(hào)同時(shí)變化引起的競爭；一個(gè)信號(hào)經(jīng)不同路徑傳到同一個(gè)門的輸入端，由于信號(hào)到達(dá)時(shí)間不同引起的競爭。3.冒險(xiǎn)現(xiàn)象的判斷在電路輸入端只有一個(gè)信號(hào)改變的情況下，可根據(jù)邏輯表達(dá)式，采用代數(shù)法和卡諾圖法判斷組合電路是否存在冒險(xiǎn)。4.競爭冒險(xiǎn)現(xiàn)象的消除（1）加冗余項(xiàng)；（2）接濾波電容；（3）加選通信號(hào)。（三）常用組合電路模塊的功能常用組合電路模塊有編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)值比較器和加法器等。1.編碼器數(shù)字系統(tǒng)中常采用多位二進(jìn)制數(shù)碼的組合對具有某種特定含義的信號(hào)進(jìn)行編碼，完成編碼功能的邏輯電路稱為編碼器。編碼器是一個(gè)多輸入多輸出電路，如果需要對m個(gè)輸入信號(hào)進(jìn)行編碼，則需要n位二進(jìn)制編碼，m。常用的編碼器有二進(jìn)制編碼器、優(yōu)先編碼器和二十進(jìn)制編碼器等。2.譯碼器譯碼器將二進(jìn)制代碼翻譯成具有特定含義的輸出信號(hào)。常用的譯碼器有二進(jìn)制譯碼器、二十進(jìn)制譯碼器和數(shù)字顯示譯碼器等。常用的有3線-8線譯碼器74138、4線-10線8421BCD譯碼器7442等。3.數(shù)據(jù)選擇器數(shù)據(jù)選擇器根據(jù)地址選擇信號(hào)從多路輸入數(shù)據(jù)中選擇一路送到輸出端。數(shù)據(jù)選擇器可等效成一個(gè)單刀多擲開關(guān)。常用的有4選1數(shù)據(jù)選擇器74153、8選1數(shù)據(jù)選擇器74151。4.數(shù)值比較器數(shù)值比較器可以對兩個(gè)位數(shù)相同的二進(jìn)制整數(shù)進(jìn)行數(shù)值比較，判定其大小。常用的有4位二進(jìn)制數(shù)值比較器7485。5.加法器實(shí)現(xiàn)二進(jìn)制數(shù)加法運(yùn)算的電路有半加器和全加器。將來自低位的進(jìn)位以及兩個(gè)1位二進(jìn)制數(shù)相加產(chǎn)生和、進(jìn)位稱為全加；不考慮來自低位的進(jìn)位的加法運(yùn)算為半加器。實(shí)現(xiàn)半加運(yùn)算的電路稱為半加器，實(shí)現(xiàn)全加運(yùn)算的電路稱為全加器，常用的有快速進(jìn)位4位加法器74283。（四）常用組合電路模塊的應(yīng)用常用組合電路模塊屬于中規(guī)模集成器件（MSI），其應(yīng)用主要有幾個(gè)方面：模塊本身功能的使用、模塊的擴(kuò)展、用MSI設(shè)計(jì)其它功能的組合電路。這里主要總結(jié)最后一個(gè)方面。1.用MSI設(shè)計(jì)組合電路的步驟用MSI器件進(jìn)行組合電路的設(shè)計(jì)沒有固定的模式和統(tǒng)一的設(shè)計(jì)方法，通常不用考慮邏輯函數(shù)的最簡形式。設(shè)計(jì)步驟的一般原則是：分析設(shè)計(jì)要求、求邏輯函數(shù)、選擇適當(dāng)形式的函數(shù)式、畫邏輯圖。選擇的MSI器件不同，其函數(shù)的表達(dá)形式有所不同，因此需要根據(jù)器件的選擇，靈活改變邏輯函數(shù)的表達(dá)方式。2.用加法器設(shè)計(jì)組合電路加法器除用作二進(jìn)制加法運(yùn)算外，還可以外加一些門電路實(shí)現(xiàn)其他算術(shù)運(yùn)算，如減法運(yùn)算、乘法運(yùn)算、數(shù)碼比較、代碼轉(zhuǎn)換、BCD碼的加減法等。3.用譯碼器設(shè)計(jì)組合電路由于二進(jìn)制譯碼器的n變量輸入可以提供2n個(gè)輸出，且為n變量的全部最小項(xiàng)或全部最小項(xiàng)的非。例如2-4線譯碼器有輸入信號(hào)A、B，有4個(gè)輸出信號(hào)Y0、Y1、Y2、和Y3，這4個(gè)輸出分別是輸入信號(hào)A、B的全部最小項(xiàng)。任何組合邏輯函數(shù)都可以展開成最小項(xiàng)表達(dá)式，因此，用譯碼器可以實(shí)現(xiàn)任意組合邏輯電路。n變量邏輯函數(shù)可以用n變量二進(jìn)制譯碼器和門電路實(shí)現(xiàn)。用譯碼器實(shí)現(xiàn)組合邏輯電路的優(yōu)點(diǎn)是：不用化簡函數(shù)，可以直接利用函數(shù)的最小項(xiàng)形式；用一個(gè)譯碼器可同時(shí)實(shí)現(xiàn)多輸出函數(shù)。4.用數(shù)據(jù)選擇器設(shè)計(jì)組合電路用數(shù)據(jù)選擇器可以實(shí)現(xiàn)組合邏輯函數(shù)的步驟如下：（1）選擇數(shù)據(jù)選擇器。根據(jù)給定組合函數(shù)的變量數(shù)確定選用何種數(shù)據(jù)選擇器。通常數(shù)據(jù)選擇器地址位數(shù)與給定函數(shù)的變量個(gè)數(shù)相等。（2）確定數(shù)據(jù)選擇器地址端與設(shè)計(jì)函數(shù)輸入變量的連接。（3）求數(shù)據(jù)選擇器數(shù)據(jù)輸入端的表達(dá)式。（4）畫出邏輯電路圖。用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)時(shí)應(yīng)注意：（1）如果設(shè)計(jì)函數(shù)選擇不同變量作為數(shù)據(jù)選擇器的地址輸入端，將得到不同的設(shè)計(jì)結(jié)果。（2）用數(shù)據(jù)選擇器實(shí)現(xiàn)多輸出函數(shù)時(shí)，每個(gè)輸出函數(shù)都要單獨(dú)使用一個(gè)數(shù)據(jù)選擇器。即數(shù)據(jù)選擇器的數(shù)量與輸出函數(shù)的個(gè)數(shù)相同。（五）VHDL語言的基本應(yīng)用1.VHDL的基本組成VHDL可以把任何復(fù)雜的電路視為一個(gè)模塊，一個(gè)模塊分為三個(gè)組成部分：程序包、設(shè)計(jì)實(shí)體和結(jié)構(gòu)體。程序包是設(shè)計(jì)中的子程序和公用數(shù)據(jù)類型的集合，每個(gè)模塊中的程序包有IEEE標(biāo)準(zhǔn)程序包或設(shè)計(jì)者自身設(shè)計(jì)的程序包，調(diào)用的數(shù)量不限。模塊中僅有一個(gè)設(shè)計(jì)實(shí)體，設(shè)計(jì)實(shí)體提供該設(shè)計(jì)模塊的端口信息，是VHDL設(shè)計(jì)電路的最基本部分。結(jié)構(gòu)體描述的是實(shí)體的內(nèi)部電路，描述實(shí)體內(nèi)部的硬件互連關(guān)系、數(shù)據(jù)的傳輸和變換等。一個(gè)實(shí)體可以對應(yīng)多個(gè)結(jié)構(gòu)體，每個(gè)結(jié)構(gòu)體可以代表該硬件的某一方面特性，例如行為特性，結(jié)構(gòu)特性。2.VHDL的行為描述在VHDL中，描述電路邏輯的程序稱為行為描述，行為描述有并行行為描述、進(jìn)程行為描述和順序行為描述。三種行為描述對應(yīng)三種描述語句：并行語句、進(jìn)程語句和順序語句，這些語句可以獨(dú)立成為行為描述體，又可以相互聯(lián)系成為混合描述體。3.VHDL的結(jié)構(gòu)描述VHDL的結(jié)構(gòu)描述，就是要描述電路由哪些子元件組成以及各個(gè)子元件之間的互連關(guān)系。結(jié)構(gòu)描述比行為描述更加具體化，行為描述的基本語句是進(jìn)程語句，而結(jié)構(gòu)描述的基本語句則是調(diào)用元件語句。二、重點(diǎn)與難點(diǎn)重點(diǎn)：1.組合電路的基本概念組合電路的信號(hào)特點(diǎn)、電路結(jié)構(gòu)特點(diǎn)以及邏輯功能特點(diǎn)。2.組合電路的分析與設(shè)計(jì) 組合電路分析是根據(jù)已知邏輯圖說明電路實(shí)現(xiàn)的邏輯功能。組合電路設(shè)計(jì)是根據(jù)給定設(shè)計(jì)要求及選用的器件進(jìn)行設(shè)計(jì)，畫出邏輯圖。如果選用小規(guī)模集成電路SSI，設(shè)計(jì)方法比較規(guī)范且容易理解，用SSI設(shè)計(jì)是讀者應(yīng)掌握的最基本設(shè)計(jì)方法。由于設(shè)計(jì)電路由門電路組成，所以使用門的數(shù)量較多，集成度低。若用中規(guī)模集成電路MSI進(jìn)行設(shè)計(jì)，沒有固定的規(guī)則，方法較靈活。無論是用SSI或MSI設(shè)計(jì)電路，關(guān)鍵是將實(shí)際的設(shè)計(jì)要求轉(zhuǎn)換為一個(gè)邏輯問題，即將文字描述的要求變成一個(gè)邏輯函數(shù)表達(dá)式。3.常用中規(guī)模集成電路的應(yīng)用常用中規(guī)模集成電路有加法器、比較器、編碼器、譯碼器、數(shù)據(jù)選擇器和數(shù)據(jù)分配器等，重要的是理解外部引腳功能，能在電路設(shè)計(jì)時(shí)靈活應(yīng)用。4.競爭冒險(xiǎn)現(xiàn)象競爭冒險(xiǎn)現(xiàn)象的產(chǎn)生原因、判斷是否存在競爭冒險(xiǎn)現(xiàn)象以及如何消除。難點(diǎn)：1.組合電路設(shè)計(jì)無論是用SSI還是用MSI設(shè)計(jì)電路，首先碰到的是如何將設(shè)計(jì)要求轉(zhuǎn)換為邏輯問題，得到明確的真值表，這一步既是重點(diǎn)又是難點(diǎn)?？偨Y(jié)解決這一難點(diǎn)的方法如下：（1）分析設(shè)計(jì)問題的因果關(guān)系，分別確定輸入變量、輸出變量的個(gè)數(shù)及其名稱。（2）定義邏輯變量0、1信號(hào)的含義。無論輸入變量、輸出變量均有兩個(gè)狀態(tài)0、1，這兩個(gè)狀態(tài)代表的含義由設(shè)計(jì)者自己定義。（3）再根據(jù)設(shè)計(jì)問題的因果關(guān)系以及變量定義，列出真值表。2.常用組合電路模塊的靈活應(yīng)用同樣的設(shè)計(jì)要求，用MSI設(shè)計(jì)完成后，所得的邏輯電路不僅與所選芯片有關(guān)，而且還與設(shè)計(jì)者對芯片的理解及靈活應(yīng)用能力有關(guān)。讀者可在下面的例題和習(xí)題中體會(huì)。3.硬件描述語言VHDL的應(yīng)用VHDL的應(yīng)用非常靈活，同一個(gè)電路問題可以有不同的描述方法，初學(xué)者可以先仔細(xì)閱讀已有的程序?qū)嵗?，再自行設(shè)計(jì)。三、考核題型與考核重點(diǎn)1.概念與簡答題型1為填空、判斷和選擇；題型2為敘述基本概念與特點(diǎn)。建議分配的分?jǐn)?shù)為36分。2.綜合分析與設(shè)計(jì)題型1為根據(jù)已知電路分析邏輯功能；題型2為根據(jù)給定的邏輯問題，設(shè)計(jì)出滿足要求的邏輯電路。建議分配的分?jǐn)?shù)為612分。第二節(jié) 典型題解&B&C&D&F&AXYZ例題3.1圖例題3.1 分析例題3.1圖所示電路的邏輯功能。解：（1）根據(jù)已知邏輯電路，從輸入端到輸出端逐級(jí)求函數(shù)表達(dá)式： （2）根據(jù)輸出函數(shù)表達(dá)式列出真值表如例題3.1表所示。例題3.1表 真值表輸 入輸 出X Y ZF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 101111110（3）根據(jù)真值表分析電路的邏輯功能。分析例題3.1表，電路只有當(dāng)輸入取值不同時(shí)，輸出為1；輸入取值相同時(shí)，輸出為0。因此，例題3.1圖所示的電路是三變量非一致電路。例題3.2 試設(shè)計(jì)一個(gè)能判斷兩個(gè)二進(jìn)制數(shù)字大、小和相等的電路，用門電路和譯碼器實(shí)現(xiàn)。解：（1）根據(jù)題意設(shè)兩個(gè)兩位二進(jìn)制數(shù)A和B為輸入，用四個(gè)輸入變量A1A0B1B0表示，A1A0表示數(shù)A，B1B0表示數(shù)B。兩個(gè)數(shù)的比較結(jié)果共有三種情況，分別為AB、AB和AB、，設(shè)三個(gè)輸出變量FA、FA=B和FB分別表示這三種情況，輸出FA取值為1表示AB，取值為0表示AB，F(xiàn)A=B和FB的0、1取值的定義相似。（2）根據(jù)題目對輸入、輸出變量提出的要求以及信號(hào)的定義，列寫真值表如例題3.2表所示。（3）由真值表，求函數(shù)表達(dá)式。方法一：作函數(shù)卡諾圖，化簡函數(shù)，得到簡化后的函數(shù)表達(dá)式：例題3.2表 真值表輸入輸出輸入輸出A1 A0 B1 B0FA FA=B FBA1 A0 B1 B0FA FA=B FB0 0 0 00 1 01 0 0 01 0 00 0 0 10 0 11 0 0 11 0 00 0 1 00 0 11 0 1 00 1 00 0 1 10 0 11 0 1 10 0 10 1 0 01 0 01 1 0 01 0 00 1 0 10 1 01 1 0 11 0 00 1 1 00 0 11 1 1 01 0 00 1 1 10 0 11 1 1 10 1 0方法二：不求最簡函數(shù)式，尋找變量、函數(shù)之間的關(guān)系，得到函數(shù)的另一種表達(dá)形式：（4）由邏輯表達(dá)式畫出門電路實(shí)現(xiàn)的邏輯圖如例題3.2圖所示。例題3.2圖（a）&1FA=B1A1A01&FA1&11B1B01FB1方法一設(shè)計(jì)的電路如例題3.2圖（a）所示。例題3.2圖（b）BIN/OCT76543210EN&A1A0B1B00123012345678910111213141516&FA&FA=B&FB該電路是4輸入變量、3輸出的邏輯函數(shù)，故選擇4線-16線譯碼器。譯碼器為低有效輸出，因此選擇附加與非門，根據(jù)方法二求出的表達(dá)式，用譯碼器實(shí)現(xiàn)的電路如例題3.2圖（b）所示。例題3.3 由四位超前進(jìn)位二進(jìn)制加法器組成的電路如例題3.3圖所示。該電路的輸入X3X2X1X0為8421BCD碼，試分析電路實(shí)現(xiàn)的邏輯功能。解：四位超前進(jìn)位二進(jìn)制加法器實(shí)現(xiàn)功能為：F=A+B+CI0，輸入信號(hào)A、B、CI0，輸出信號(hào)F和CO4。被加數(shù)A=A3A2A1A0、加數(shù)B=B3B2B1B0、低位的進(jìn)位位CI0；輸出和F=F3F2F1F0、輸出進(jìn)位位CO4。分析電路的連接，A3A2A1A0= X3X2X1X0，B3=B0=CI0=0，B2=B1=X3+X2X1+X2X0=m（5,6,7,8,9），F(xiàn)3 F2F1F0=Y3Y2Y1Y0。當(dāng)輸入X3X2X1X0取值小于5時(shí)，B2=B1=0，則Y3Y2Y1Y0= X3X2X1X0。當(dāng)輸入X3X2X1X0取值大于等于5時(shí)，B2=B1=1，則Y3Y2Y1Y0= X3X2X1X0+0110。例題3.3圖示電路的真值表如例題3.3表所示。&03A03BCI03COY0Y1Y2Y3X0X1X2X3X3X2X1X2X0例題3.3圖1例題3.3表 真值表輸 入輸 出X3 X2 X1 X0Y3 Y2 Y1 Y00 0 0 00 0 0 00 0 0 10 0 0 10 0 1 00 0 1 00 0 1 10 0 1 10 1 0 00 1 0 00 1 0 11 0 1 10 1 1 01 1 0 00 1 1 11 1 0 11 0 0 01 1 1 01 0 0 11 1 1 1由真值表可知，輸入為8421BCD碼，輸出為2421BCD碼，該電路實(shí)現(xiàn)了8421BCD碼向2421BCD碼的代碼轉(zhuǎn)換。2,3D1,3J1,3K2,3D CT=0M1SHIFTM2LOADC3/1SRG4Q3例題3.4 3線-8線譯碼器74138及門電路組成的組合邏輯電路如例題3.4圖所示，其中，輸入信號(hào)A7A0為地址線，試寫出譯碼器各輸出端有效時(shí)對應(yīng)的地址。S1 S2S3例題3.4圖BIN/OCT01276543210EN&A0A1A2Y0Y1Y2Y3Y5Y6Y7&EN01234567A3A5A6&1A4A7Y4解：分析已知電路的連接：譯碼器的使能端，輸入端A2A0。由于譯碼器工作條件為，因此有A7=0，A4=0，A5=1，A6=1，A3=1，即A7A3=01101。若輸出端有效，即，則有A2A1A0=000，對應(yīng)地址應(yīng)為A7A6A5A4A3A2A1A0=01101000=68H。同理各輸出端有效時(shí)，對應(yīng)的地址為：，A7A6A5A4A3A2A1A0=01101001=69H；，A7A6A5A4A3A2A1A0=01101010=6AH；，A7A6A5A4A3A2A1A0=01101011=6BH；，A7A6A5A4A3A2A1A0=01101100=6CH；，A7A6A5A4A3A2A1A0=01101101=6DH；，A7A6A5A4A3A2A1A0=01101110=6EH；，A7A6A5A4A3A2A1A0=01101111=6FH。例題3.5 用4選1數(shù)據(jù)選擇器和8選1數(shù)據(jù)選擇器分別實(shí)現(xiàn)函數(shù)F（A,B,C）=m（1,2,3,4）。解：8選1數(shù)據(jù)選擇器的輸出： 將被設(shè)計(jì)的函數(shù)表達(dá)式進(jìn)行變換，與數(shù)據(jù)選擇器的輸出函數(shù)式進(jìn)行比較對照，即可求出數(shù)據(jù)選擇器數(shù)據(jù)端和地址端的連接。（1）用4選1數(shù)據(jù)選擇器實(shí)現(xiàn)設(shè)計(jì)4選1數(shù)據(jù)選擇器的輸出：設(shè)計(jì)函數(shù)：F（A,B,C）=m（1,2,3,4）=將兩個(gè)函數(shù)式進(jìn)行比較，若令A(yù)1=A、A0=B，變換設(shè)計(jì)函數(shù)式：。則有D0=C、D1=1、D2=、D3=0。根據(jù)設(shè)計(jì)方案，得到的邏輯圖如例題3.5圖（a）所示。A001000MUXA1A2A0EN0G02012345677111BCF（b）A0MUXA1A0EN0G010123310BF（a）1C例題3.5圖（1）用8選1數(shù)據(jù)選擇器實(shí)現(xiàn)設(shè)計(jì)8選1數(shù)據(jù)選擇器的輸出： 設(shè)計(jì)函數(shù)：F（A,B,C）=m（1,2,3,4）=將兩個(gè)函數(shù)式進(jìn)行比較，若令A(yù)2=A、A1=B、A0=C。則有D1=D2=D3=D4=1，D0=D5=D6=D7=0。根據(jù)設(shè)計(jì)方案，得到的邏輯圖如例題3.5圖（b）所示。第三節(jié) 題解自我檢測題解自我檢測題3.1圖(a) 邏輯圖(b) 波形圖&F&BC&A&ABCF題3.1答：組合邏輯電路如自我檢測題3.1圖（a）所示，其輸入信號(hào)A、B、C的波形如自我檢測題3.1圖（b）所示。（1）填寫真值表自我檢測題3.1表。自我檢測題3.1表輸入輸出ABF0001C10C11（2）邏輯表達(dá)式：F=利用反演律對邏輯表達(dá)式進(jìn)行變換并化簡，化簡后得到 F=（3）在自我檢測題3.1圖（b）上畫輸出信號(hào)F的波形圖。根據(jù)真值表或化簡后的表達(dá)式，可以得到輸出信號(hào)F的波形圖如自我檢測題3.1圖（c）所示。 自我檢測題3.1圖（c）ABC（4）當(dāng)電路中輸入信號(hào)1的個(gè)數(shù)為偶數(shù)時(shí)輸出為1，因此電路的功能是 判斷輸入信號(hào)1的奇偶性 。題3.2答：典型的VHDL語言由三部分 參數(shù)部分程序包 、 接口部分設(shè)計(jì)實(shí)體 和 描述部分結(jié)構(gòu)體 組成。題3.3答：進(jìn)程行為之間執(zhí)行順序?yàn)?并行執(zhí)行方式 ，進(jìn)程行為內(nèi)部執(zhí)行順序?yàn)?順序執(zhí)行方式 。題3.4答：行為描述的基本單元是 進(jìn)程語句 ，結(jié)構(gòu)描述的基本單元是 調(diào)用元件語句 。題3.5答：結(jié)構(gòu)體中的每條VHDL語句的執(zhí)行順序與排列順序 無關(guān) 。題3.6答：標(biāo)量數(shù)據(jù)類型包括 整數(shù)類型 、 實(shí)數(shù)類型 、 物理類型 和 枚舉類型 。題3.7答：自我檢測題3.7圖所示是十進(jìn)制BCD碼編碼器的邏輯圖。試根據(jù)邏輯圖回答下列問題。（1）列寫輸出端F0 、F1 、F2和F3的邏輯表達(dá)式；F0=IN9+IN7+IN5+IN3+IN1F1=IN7 +IN6+IN3+IN2F2=IN7+IN6+IN5+IN4F3IN9+IN8（2）列出真值表自我檢測題3.7表輸入信號(hào)輸出信號(hào)IN9 IN8 IN7 IN6 IN5 IN4 IN3 IN2 IN1F3 F2 F1 F00 0 0 0 0 0 0 0 00 0 0 00 0 0 0 0 0 0 0 10 0 0 10 0 0 0 0 0 0 1 00 0 1 00 0 0 0 0 0 1 0 00 0 1 10 0 0 0 0 1 0 0 00 1 0 00 0 0 0 1 0 0 0 00 1 0 10 0 0 1 0 0 0 0 00 1 1 00 0 1 0 0 0 0 0 00 1 1 10 1 0 0 0 0 0 0 01 0 0 01 0 0 0 0 0 0 0 01 0 0 1自我檢測題3.7圖11111111F1F21F31F09 8 7 6 5 4 3 2 1 （3）選擇填空（a）編碼器的功能是 B ；（A）將十進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制碼；（B）將十進(jìn)制數(shù)轉(zhuǎn)換成8421BCD碼；（C）將十進(jìn)制數(shù)轉(zhuǎn)換成格雷碼。（b）若輸入端僅IN5為高電平，則輸出Y3Y2Y1Y0 = A ；（A）0101；（B）1010；（C）1011；（D）1001。（c）編碼器輸出端 B 有效；（A） 低電平；（B）高電平；（C）任意電平；（D）未知。（d）若欲輸入十進(jìn)制數(shù)0，則輸入端應(yīng) B ；（A）全部為高電平； （B）全部為低電平。（e）編碼器 B 優(yōu)先編碼功能，因而 D 多個(gè)輸入端同時(shí)為1。 （A）有； （B）無； （C）允許； （D）不允許。題3.8答：是非題（對的填“對”，錯(cuò)的填“錯(cuò)”）（1）數(shù)字顯示電路由譯碼器、驅(qū)動(dòng)器和數(shù)字顯示器組成。（對）（2）譯碼器的作用是將二進(jìn)制代碼翻譯成另一種代碼或特定的輸出信號(hào)。它是由邏輯門電路或計(jì)數(shù)器組成。（錯(cuò)）（3）對共陰極的顯示器件，譯碼器輸出低電平有效，對共陽極結(jié)構(gòu)的顯示器件，譯碼器輸出高電平有效。（錯(cuò)）思考題題解題3.1 簡述組合邏輯電路的分析步驟和設(shè)計(jì)步驟。答：組合邏輯電路的分析是用邏輯函數(shù)來描述已知的電路，找出輸入、輸出間的關(guān)系，從而判斷電路功能。組合邏輯電路分析有以下幾個(gè)步驟：首先根據(jù)邏輯電路圖寫出邏輯函數(shù)表達(dá)式，然后利用代數(shù)法或圖解法化簡函數(shù)，列出真值表，最后根據(jù)真值表判斷電路的邏輯功能。組合邏輯電路的設(shè)計(jì)是根據(jù)實(shí)際邏輯問題，求出實(shí)現(xiàn)相應(yīng)邏輯功能的最簡單或者最合理的數(shù)字電路的過程。邏輯電路的設(shè)計(jì)步驟如下：首先分析設(shè)計(jì)要求，建立真值表，選擇所用門的類型，將邏輯表達(dá)式化為最簡形式，或者變換為最合理的表達(dá)式，最后畫出邏輯圖。題3.2 組合邏輯電路如思考題3.2圖（a）所示。（1）寫出函數(shù)F的表達(dá)示。（2）將函數(shù)F化為最簡與或式，并用與非門實(shí)現(xiàn)之。（3）若改用或非門實(shí)現(xiàn)，試寫出相應(yīng)的表達(dá)式。A C思考題3.2圖&1F&A B&C DB DA C（a）&FA B D&B C D（b）F1C A111A BA DB C（c）1D C1解：（1）根據(jù)題圖3.3（a）已知電路，寫出函數(shù)F的表達(dá)式如下：F=（2）將函數(shù)F化簡為最簡與或表達(dá)式，并用與非門實(shí)現(xiàn)。F =根據(jù)與非表達(dá)式畫出用與非門實(shí)現(xiàn)的電路如思考題3.2圖（b）所示。（3）若改用或非門實(shí)現(xiàn)，首先寫出相應(yīng)的表達(dá)式。畫出的卡諾圖，得到的與或式，從而求出F的與或非式，變換得到或非-或非式。F= =函數(shù)F的或非門電路如思考題3.2圖（c）所示。題3.3 什么叫競爭-冒險(xiǎn)現(xiàn)象？當(dāng)門電路的兩個(gè)輸入端同時(shí)向相反的邏輯狀態(tài)轉(zhuǎn)換（即一個(gè)從0變成1，另一個(gè)從1變成0）時(shí)，輸出是否一定有干擾脈沖產(chǎn)生？答：競爭指的是一個(gè)門電路多個(gè)輸入信號(hào)同時(shí)跳變，或者一個(gè)信號(hào)經(jīng)過不同路徑傳到同一個(gè)門電路的輸入端導(dǎo)致信號(hào)到達(dá)時(shí)間不同的現(xiàn)象。冒險(xiǎn)指的是由于競爭可能在電路輸出端產(chǎn)生的毛刺現(xiàn)象。當(dāng)門電路的兩個(gè)輸入端同時(shí)向相反的邏輯狀態(tài)轉(zhuǎn)換時(shí)，輸出不一定有干擾脈沖產(chǎn)生。3.4 簡述VHDL的主要優(yōu)點(diǎn)。答：VHDL的覆蓋面廣，描述能力強(qiáng)，是一個(gè)多層次的硬件描述語言，VHDL已成為IEEE承認(rèn)的一個(gè)工業(yè)標(biāo)準(zhǔn)，是一種通用的硬件描述語言。VHDL有良好的可讀性，可以被計(jì)算機(jī)接受，也容易被讀者理解，VHDL源文件既是程序又是技術(shù)人員之間交換信息的文件，也可作為合同簽約者之間的文件；VHDL的生命周期長，因?yàn)閂HDL硬件描述與工藝無關(guān)； VHDL支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用。題3.5 一個(gè)VHDL設(shè)計(jì)是否必須有一個(gè)結(jié)構(gòu)體？結(jié)構(gòu)體的目的是什么？一個(gè)設(shè)計(jì)可以有多個(gè)結(jié)構(gòu)體嗎？答：VHDL 設(shè)計(jì)中必須有結(jié)構(gòu)體。結(jié)構(gòu)體描述實(shí)體硬件的互連關(guān)系、數(shù)據(jù)的傳輸和變換以及動(dòng)態(tài)行為。一個(gè)實(shí)體可以對應(yīng)多個(gè)結(jié)構(gòu)體，每個(gè)結(jié)構(gòu)體可以代表該硬件某方面的特性。例如用一個(gè)結(jié)構(gòu)體表示某硬件的行為特性，用另一結(jié)構(gòu)體表示該硬件的結(jié)構(gòu)特性。題3.6 端口模式IN和INOUT有什么不同？答：端口模式表示電路的數(shù)據(jù)流向。端口模式IN表示只能向端口寫入數(shù)據(jù)，而端口模式INOUT表示既可以向端口寫入數(shù)據(jù)，又可以從端口讀出數(shù)據(jù)。題3.7 編碼器的邏輯功能是什么？優(yōu)先編碼器與一般編碼器有何區(qū)別？答：編碼器可以將一組相互獨(dú)立的信號(hào)進(jìn)行編碼，形成一組相互關(guān)聯(lián)的信號(hào)，以達(dá)到減少信號(hào)個(gè)數(shù)、增強(qiáng)信號(hào)表達(dá)能力的目的。一般編碼器只允許一個(gè)信號(hào)為有效，而優(yōu)先編碼器允許同時(shí)有多個(gè)信號(hào)有效，但只識(shí)別優(yōu)先級(jí)最高的信號(hào)。題3.8 要區(qū)別24個(gè)不同信號(hào)，或者說給24個(gè)輸入信號(hào)編碼，需要幾位二進(jìn)制代碼？電路有多少個(gè)輸出？如果區(qū)別64個(gè)信號(hào)有將如何？答：若要區(qū)別24個(gè)不同信號(hào)，至少要用5位二進(jìn)制代碼，因此電路有5個(gè)輸出。若區(qū)分64個(gè)信號(hào)至少用6位二進(jìn)制代碼，因此電路有6個(gè)輸出。題3.9 什么叫譯碼器？有哪些常用譯碼器？各有何特點(diǎn)？答：將具有特定含義的不同的二進(jìn)制代碼辨別出來，翻譯成為對應(yīng)輸出信號(hào)的電路就是譯碼器。常用的譯碼器有變量譯碼器和數(shù)字顯示譯碼器。對于譯碼器每一組輸入編碼，在若干個(gè)輸出中僅有一個(gè)輸出端為有效電平，其余輸出皆處于無效電平，這類譯碼器稱為變量譯碼器。常用的有2-4線譯碼器、3-8線譯碼器、4-10線8421BCD譯碼器等。在數(shù)字電路中，需要將數(shù)字量的代碼經(jīng)過譯碼，送到數(shù)字顯示器顯示。能把數(shù)字量翻譯成數(shù)字顯示器能識(shí)別的譯碼器稱為數(shù)字顯示譯碼器，常用的有七段顯示譯碼器。題3.10 數(shù)據(jù)選擇器和數(shù)據(jù)分配器各具有什么功能？若想將一組并行輸入的數(shù)據(jù)轉(zhuǎn)換成串行輸出，應(yīng)采用哪種電路？答：數(shù)據(jù)選擇器根據(jù)控制信號(hào)的不同，在多個(gè)輸入信號(hào)中選擇其中一個(gè)信號(hào)輸出。數(shù)據(jù)分配器則通過控制信號(hào)將一個(gè)輸入信號(hào)分配給多個(gè)輸出信號(hào)中的一個(gè)。若要將并行信號(hào)變成串行信號(hào)應(yīng)采用數(shù)據(jù)選擇器。題3.11 一個(gè)有使能端的譯碼器能否用作數(shù)據(jù)分配器？怎樣接線可以使一個(gè)八路輸出的數(shù)據(jù)分配器連接成一個(gè)3線-8線譯碼器？答：帶使能端的譯碼器能用作數(shù)據(jù)分配器。以74138譯碼器芯片為例，將其連接成數(shù)據(jù)分配器如思考題3.11圖（a）所示。思考題3.11圖&DX01276543210ENA0A1A2Y0Y1Y2Y3FY5Y6Y7D01234567Y4（a）1D0BIN/OCT01276543210ENA0A1A2D0D1D2D3FD5D6D7&EN01234567D4（b）1可以用八路輸出的數(shù)據(jù)分配器連接成3線-8線譯碼器，連接電路如思考題3.11圖（b）所示。習(xí)題題解習(xí)題3.1 組合電路的邏輯框圖如習(xí)題3.1圖（a）所示。電路要求如下：（1）當(dāng)變量A1A0表示的二進(jìn)制數(shù)B1B 0表示的二進(jìn)制數(shù)時(shí)，函數(shù)F1=1，否則為0。 （2）當(dāng)變量A1A0的邏輯與非和變量B1B0的邏輯異或相等時(shí)，函數(shù)F2為高電平，否則為0。試設(shè)計(jì)此組合電路。解：（1）根據(jù)題意確定輸入變量為A1A0B1B 0，輸出變量為F1F2，如習(xí)題3.1圖（a）。（2）根據(jù)題目對輸入、輸出變量提出的要求，列寫真值表如習(xí)題3.1表所示。習(xí)題3.1表 真值表輸 入輸 出A1 A0 B1 B 0F1 F20 0 0 0100 00 0 0 1110 10 0 1 0110 10 0 1 1100 00 1 0 0101 00 1 0 1110 10 1 1 0110 10 1 1 1100 01 0 0 0101 01 0 0 1111 11 0 1 0110 11 0 1 1100 01 1 0 0001 11 1 0 1011 01 1 1 0011 01 1 1 1000 1（a）A1A0B1B0F1F0A111 10000010001101110000 0100 01 11 100B1B0F1A111 10100101011010010100 0100 01 11 100B1B0A0F2（b）A0A1A0&1F1A1B1=1&=1F2B1B0（c）A0B1B0A1A0B0習(xí)題3.1圖（3）由真值表，作函數(shù)卡諾圖如習(xí)題3.1圖（b）所示?？ㄖZ圖化簡函數(shù)，得到最簡與或式：變換F2的表達(dá)式 （4）由邏輯表達(dá)式畫出邏輯圖如習(xí)題3.1圖（c）所示。習(xí)題3.2 用與非門設(shè)計(jì)四變量的多數(shù)表決電路。設(shè)輸出為F，當(dāng)輸入變量A、B、C、D有3個(gè)或3個(gè)以上為1時(shí)輸出為1，輸入為其它狀態(tài)時(shí)輸出為0。解：（1）根據(jù)題意確定輸入變量為ABCD，設(shè)輸出變量F。（2）根據(jù)題目對輸入、輸出變量提出的要求，列寫真值表如習(xí)題3.2表所示。習(xí)題3.2表 真值表輸 入輸 出A B C DF0 0 0 000 0 0 100 0 1 000 0 1 100 1 0 000 1 0 100 1 1 000 1 1 111 0 0 001 0 0 101 0 1 001 0 1 111 1 0 001 1 0 111 1 1 011 1 1 11習(xí)題3.2圖&F&A B C&（b）A11 10000000100111001000 0100 01 11 100CDB（a）A B DA C DB C D（3）由真值表，作函數(shù)卡諾圖如習(xí)題3.2圖（a）所示卡諾圖化簡函數(shù)，得到最簡與或式，經(jīng)函數(shù)變換求與非-與非式：F=ABC+ABD +ACD+BCD = （4）由與非-與非表達(dá)式畫出邏輯圖如習(xí)題3.2（b）圖所示。習(xí)題3.3 一個(gè)組合邏輯電路有兩個(gè)控制信號(hào)C1和C2，要求：（1）C1C2=00時(shí)，；（2）C1C2=01時(shí)，；（3）C1C2=10時(shí)，；（4）C1C2=11時(shí)，。試設(shè)計(jì)符合上述要求的邏輯電路（器件不限）。解：題目中要求控制信號(hào)對不同功能進(jìn)行選擇，故選用數(shù)據(jù)選擇器實(shí)現(xiàn)，分析設(shè)計(jì)要求，得到邏輯表達(dá)式：。4選1數(shù)據(jù)選擇器的邏輯表達(dá)式：。對照上述兩個(gè)表達(dá)式，得出數(shù)據(jù)選擇器的連接方式為：A0=C1，A1=C2，。根據(jù)數(shù)據(jù)選擇器的連接方程，得到電路如習(xí)題3.3圖所示。MUX習(xí)題3.4 試設(shè)計(jì)一個(gè)具有兩種功能的碼制轉(zhuǎn)換電路，并畫出電路圖。