第６章有限狀態(tài)機(jī)設(shè)計(jì)

VHDL綜合器易于優(yōu)化

易構(gòu)成性能良好的時(shí)序邏輯模塊結(jié)構(gòu)模式簡(jiǎn)單、層次分明、易讀易懂、易排錯(cuò)運(yùn)行模式類似于CPU，易于進(jìn)行順序控制

利用同步時(shí)序和全局時(shí)鐘線可實(shí)現(xiàn)高速FSM高可靠性，非法狀態(tài)易控制

為什么要使用狀態(tài)機(jī)？一、概述（4）輔助進(jìn)程

用于配合狀態(tài)機(jī)工作的組合進(jìn)程或時(shí)序進(jìn)程，例如為了完成某種算法的進(jìn)程；或用于配合狀態(tài)機(jī)工作的其他時(shí)序進(jìn)程，例如為了穩(wěn)定輸出設(shè)置的數(shù)據(jù)鎖存器等。二、一般有限狀態(tài)機(jī)的設(shè)計(jì)1、一般有限狀態(tài)機(jī)的組成

（１）說明部分說明部分中使用TYPE語(yǔ)句定義新的數(shù)據(jù)類型，此數(shù)據(jù)類型一般為枚舉類型例如：TYPEstate_typeIS(start_state,run_state,error_state)；SIGNALstate:state_type；說明部分一般放在結(jié)構(gòu)體的ARCHITECTURE和BEGIN之間。（２）時(shí)序進(jìn)程時(shí)序進(jìn)程是指負(fù)責(zé)狀態(tài)機(jī)運(yùn)轉(zhuǎn)和在時(shí)鐘驅(qū)動(dòng)下負(fù)責(zé)狀態(tài)轉(zhuǎn)換的進(jìn)程。作為狀態(tài)機(jī)的“驅(qū)動(dòng)泵”。（3）組合進(jìn)程組合進(jìn)程的任務(wù)是根據(jù)外部輸入的控制信號(hào)，和當(dāng)前狀態(tài)的狀態(tài)值確定下一狀態(tài)的去向，以及確定對(duì)外輸出或?qū)?nèi)部其他組合或時(shí)序進(jìn)程輸出控制信號(hào)的內(nèi)容?！纠?-1】 --一般狀態(tài)機(jī)描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYs_machineISPORT(clk,reset:INSTD_LOGIC;state_inputs:INSTD_LOGIC_VECTOR(0TO1);comb_outputs:OUTSTD_LOGIC_VECTOR(0TO1));ENDs_machine;ARCHITECTUREbehaveOFs_machineISTYPEstatesIS(st0,st1,st2,st3);--定義states為枚舉型數(shù)據(jù)類型SIGNALcurrent_state,next_state:states;BEGINREG:PROCESS(reset,clk)--時(shí)序邏輯進(jìn)程BEGINIFreset='1'THEN--異步復(fù)位current_state<=st0;ELSIF(clk='1'ANDclk'EVENT)THENcurrent_state<=next_state;--當(dāng)檢測(cè)到時(shí)鐘上升沿時(shí)轉(zhuǎn)換至下一狀態(tài)

ENDIF;ENDPROCESS;--由current_state將當(dāng)前狀態(tài)值帶出此進(jìn)程，進(jìn)入進(jìn)程COMCOM:PROCESS(current_state,state_inputs)--組合邏輯進(jìn)程BEGINCASEcurrent_stateIS--確定當(dāng)前狀態(tài)的狀態(tài)值WHENst0=>comb_outputs<="00";--初始態(tài)譯碼輸出IFstate_inputs="00"THEN--根據(jù)外部的狀態(tài)控制輸入“00”next_state<=st0;--在下一時(shí)鐘后，進(jìn)程REG的狀態(tài)維持為st0ELSEnext_state<=st1;--否則，在下一時(shí)鐘后，進(jìn)程REG的狀態(tài)將為st1ENDIF;WHENst1=>comb_outputs<="01";--對(duì)應(yīng)st1的譯碼輸出“01”IFstate_inputs="00"THEN--根據(jù)外部的狀態(tài)控制輸入“00”next_state<=st1;--在下一時(shí)鐘后，進(jìn)程REG的狀態(tài)將維持為st1ELSEnext_state<=st2;--否則，在下一時(shí)鐘后，進(jìn)程reg的狀態(tài)將為st2ENDIF;WHENst2=>comb_outputs<="10";--以下依次類推IFstate_inputs="11"THENnext_state<=st2;ELSEnext_state<=st3;ENDIF;WHENst3=>comb_outputs<="11";IFstate_inputs="11"THENnext_state<=st3;ELSEnext_state<=st0;ENDIF;ENDCASE;ENDPROCESS;--由信號(hào)next_state將下一狀態(tài)值帶出此進(jìn)程，進(jìn)入進(jìn)程regENDbehave;進(jìn)程間一般是并行運(yùn)行的，但由于敏感信號(hào)的設(shè)置不同以及電路的延遲，在時(shí)序上進(jìn)程間的動(dòng)作是有先后的。三、Moore型狀態(tài)機(jī)的設(shè)計(jì)

Moore型狀態(tài)機(jī)框圖

以下介紹Moore型狀態(tài)機(jī)的另一個(gè)應(yīng)用實(shí)例，即用狀態(tài)機(jī)設(shè)計(jì)一個(gè)A／D采樣控制器。對(duì)A/D器件進(jìn)行采樣控制

RCSTATUSD[11..0]AD574啟動(dòng)時(shí)序20usZ/CS對(duì)AD574初始化st0st1st2st3st4打開片選，啟動(dòng)12位轉(zhuǎn)換采樣周期中等待STATUS=‘1’:正在轉(zhuǎn)換！STATUS=‘0’:轉(zhuǎn)換結(jié)束！12位轉(zhuǎn)換數(shù)據(jù)輸出有效由LOCK發(fā)數(shù)據(jù)鎖存信號(hào)PROCESSREG時(shí)序進(jìn)程PROCESSCOM組合進(jìn)程PROCESSLATCH鎖存器current_statenext_stateLOCK狀態(tài)機(jī)FSMFPGA/CPLDCLKCSA0RCK12/8STATUSD[11..0]AD574Q[11..0]模擬信號(hào)輸入采樣數(shù)據(jù)輸出LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYAD574IS

PORT(D:INSTD_LOGIC_VECTOR(11DOWNTO0);CLK,STATUS:INSTD_LOGIC;CS,A0,RC,K12X8:OUTSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(11DOWNTO0));ENDAD574;ARCHITECTUREbehavOFAD574ISTYPEstatesIS(st0,st1,st2,st3,st4);SIGNALcurrent_state,next_state:states;

SIGNALREGL:STD_LOGIC_VECTOR(11DOWNTO0);

SIGNALLOCK:STD_LOGIC;

BEGIN

COM:

PROCESS(current_state,STATUS)

BEGIN

CASEcurrent_stateIS

WHENst0=>CS<='1';A0<='0';RC<='0';LOCK<='0';next_state<=st1;

WHENst1=>CS<='0';A0<='0';RC<='0';LOCK<='0';next_state<=st2;

WHENst2=>CS<='0';A0<='0';RC<='0';LOCK<='0';

IF(STATUS='1')THENnext_state<=st2;ELSEnext_state<=st3;ENDIF;

WHENst3=>CS<='0';A0<='0';RC<='1';LOCK<='0';next_state<=st4;

WHENst4=>CS<='0';A0<=’1';RC<='1';LOCK<='1';next_state<=st0;

WHENOTHERS=>next_state<=st0;

ENDCASE;

ENDPROCESSCOM;

REG：PROCESS(CLK)

BEGINIF(CLK'EVENTANDCLK='1')THEN

current_state<=next_state;

ENDIF;

ENDPROCESSREG;

LATCH：

PROCESS(LOCK)

BEGINIFLOCK='1'

ANDLOCK'EVENT

THENREGL<=D;

ENDIF;

ENDPROCESS;Q<=REGL;

ENDbehav;

狀態(tài)機(jī)VHDL源程序狀態(tài)機(jī)工作時(shí)序圖狀態(tài)2：等待四、Mealy型有限狀態(tài)機(jī)的設(shè)計(jì)

Mealy狀態(tài)機(jī)的框圖

【例6-4】 LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.all;ENTITYmealy1ISPORT(clk,datain,reset:INstd_logic;q:OUTstd_logic_vector(4DOWNTO0));ENDmealy1;ARCHITECTUREbehaveOFmealy1ISTYPEstatesIS(st0,st1,st2,st3,st4);SIGNALstx:states;BEGINcomreg:PROCESS(clk,reset)--決定轉(zhuǎn)換狀態(tài)的進(jìn)程BEGINIFreset='1'THENstx<=st0;ELSIFclk'eventANDclk='1'THEN

CASEstxISWHENst0=>IFdatain='1'THENstx<=st1;ENDIF;WHENst1=>IFdatain='0'THENstx<=st2;ENDIF;WHENst2=>IFdatain='1'THENstx<=st3;ENDIF;WHENst3=>IFdatain='0'THENstx<=st4;ENDIF;WHENst4=>IFdatain='1'THENstx<=st0;ENDIF;WHENOTHERS=>stx<=st0;ENDCASE;;

ENDIF;ENDPROCESScomreg；COM1:PROCESS(stx,datain)--輸出控制信號(hào)進(jìn)程BEGINCASEstxISWHENst0=>IFdatain='1'THENq<="10000";ELSEq<="01010";ENDIF;WHENst1=>IFdatain='0'THENq<="10111";ELSEq<="10100";ENDIF;WHENst2=>IFdatain='1'THENq<="10101";ELSEq<="10011";ENDIF;WHENst3=>IFdatain='0'THENq<="11011";ELSEq<="01001";ENDIF;WHENst4=>IFdatain='1'THENq<="11101";ELSEq<="01101";ENDIF;WHENOTHERS=>q<="00000";ENDCASE;ENDPROCESScom1;ENDbehave;例6-4狀態(tài)機(jī)工作時(shí)序圖

可以從該狀態(tài)機(jī)的工作時(shí)序圖6-11上清楚看到，輸出信號(hào)有許多毛刺。為了解決這個(gè)問題，可以考慮將輸出信號(hào)q值由時(shí)鐘信號(hào)鎖存后再輸出，也可用時(shí)鐘同步輸出信號(hào)…一位熱碼編碼方式就是用n個(gè)觸發(fā)器來實(shí)現(xiàn)具有n個(gè)狀態(tài)的狀態(tài)機(jī)，狀態(tài)機(jī)中的每一個(gè)狀態(tài)都由其中一個(gè)觸發(fā)器的狀態(tài)表示，即當(dāng)處于某狀態(tài)時(shí)，對(duì)應(yīng)的觸發(fā)器為‘1’,其余的觸發(fā)器都置‘0’。一位熱碼編碼方式盡管用了較多的觸發(fā)器，但其簡(jiǎn)單的編碼方式大為簡(jiǎn)化了狀態(tài)譯碼邏輯，提高了狀態(tài)轉(zhuǎn)換速度，這對(duì)于含有較多的時(shí)序邏輯資源，較少的組合邏輯資源的FPGA器件是好的解決方案。

五、狀態(tài)編碼

1、狀態(tài)位直接輸出型編碼

將狀態(tài)編碼直接輸出作為控制信號(hào)，即output=state；要求對(duì)狀態(tài)機(jī)各狀態(tài)的編碼作特殊的選擇，以適應(yīng)控制時(shí)序的要求。這種狀態(tài)機(jī)稱為狀態(tài)碼直接輸出型狀態(tài)機(jī)。

2、順序編碼順序編碼方式就是利用若干個(gè)觸發(fā)器的編碼組合來實(shí)現(xiàn)n個(gè)狀態(tài)的狀態(tài)機(jī)，這種編碼方式最為簡(jiǎn)單，且使用的觸發(fā)器數(shù)量最少，剩余的非法狀態(tài)最少，容錯(cuò)技術(shù)最為簡(jiǎn)單。3一位熱碼編碼(2)利用OTHERS語(yǔ)句中對(duì)未提到的狀態(tài)作統(tǒng)一處理。...TYPEstatesIS(st0,st1,st2,st3,st4,st_ilg1,st_ilg2,st_ilg3);SIGNALcurrent_state,next_state:states;...COM:PROCESS(current_state,state_inputs)BEGINCASEcurrent_stateIS...WHENOTHERS=>next_state<=st0;ENDCASE;

六、狀態(tài)機(jī)剩余狀態(tài)處理

（l）在語(yǔ)句中對(duì)每一個(gè)非法狀態(tài)都作出明確的狀態(tài)轉(zhuǎn)換指示，如在原來的CASE語(yǔ)句中增加諸如以下語(yǔ)句：WHENst_ilg1=>next<=st0;WHENst_ilg2=>next<=st0;WHENst_ilg3=>next<=st0;

VHDL基本語(yǔ)法小結(jié)6

狀態(tài)編碼符號(hào)化，用戶數(shù)據(jù)類型和子類型定義：

TYPE，SUBTYPE定義FSM的現(xiàn)態(tài)和次態(tài)：current_state,next_state

可設(shè)置多個(gè)進(jìn)程：至少含一個(gè)主控時(shí)序進(jìn)程和一個(gè)主控組合進(jìn)程主控時(shí)序進(jìn)程作為FSM的驅(qū)動(dòng)泵；主控組合進(jìn)程控制FSM的工作順序組合進(jìn)程中使用CASE語(yǔ)句其它輔助進(jìn)程可以有時(shí)序和組合進(jìn)程配合FSM主機(jī)工作可以有多個(gè)FSM并行工作對(duì)于多個(gè)FSM，采用單一時(shí)鐘同步時(shí)序容易協(xié)調(diào)控制所有FSM的工作EDA技術(shù)及應(yīng)用第6章作業(yè)1、6第7章數(shù)字電子系統(tǒng)設(shè)計(jì)實(shí)踐

EDA應(yīng)用示例介紹一、移位相加8位硬件乘法器電路設(shè)計(jì)

硬件乘法器的功能--實(shí)現(xiàn)兩個(gè)8位二進(jìn)制數(shù)的乘法運(yùn)算硬件乘法器的設(shè)計(jì)思路硬件乘法器的乘法運(yùn)算可以通過逐項(xiàng)移位相加原理來實(shí)現(xiàn)，從被乘數(shù)的最低位開始，若為1，則乘數(shù)左移后與上一次的和相加；若為0，左移后以全零相加，直至被乘數(shù)的最高位。

硬件乘法器的設(shè)計(jì)

右移寄存器模塊設(shè)計(jì)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYsreg8bIS--8位右移寄存器PORT(clk:INSTD_LOGIC;LOAD:INSTD_LOGIC;din:INSTD_LOGIC_VECTOR(7DOWNTO0);qb:OUTSTD_LOGIC);ENDsreg8b;ARCHITECTUREbehaveOFsreg8bISSIGNALreg8:STD_LOGIC_VECTOR(7DOWNTO0);BEGINPROCESS(clk,load)BEGINIFload='1'THENreg8<=din;--裝載新數(shù)據(jù)ELSIFCLK'EVENTANDCLK='1'THENreg8(6DOWNTO0)<=reg8(7DOWNTO1);--數(shù)據(jù)右移ENDIF;ENDPROCESS;qb<=reg8(0);--輸出最低位ENDbehave;8位加法器模塊設(shè)計(jì)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYadder8ISPORT(b,a:INSTD_LOGIC_VECTOR(7DOWNTO0);s:OUTSTD_LOGIC_VECTOR(8DOWNTO0));ENDadder8;ARCHITECTUREbehavOFadder8ISBEGIN s<='0'&a+b;ENDbehave;選通與門模塊設(shè)計(jì)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYandarithISPORT(abin:INSTD_LOGIC;din:INSTD_LOGIC_VECTOR(7DOWNTO0);dout:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDandarith;ARCHITECTUREbehaveOFandarithISBEGINPROCESS(abin,din)BEGINFORIIN0TO7LOOP--循環(huán)，完成8位與1位運(yùn)算DOUT(I)<=DIN(I)ANDABIN;ENDLOOP;ENDPROCESS;ENDbehave;16位鎖存器模塊設(shè)計(jì)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYreg16bISPORT(clk,clr:INSTD_LOGIC;d:INSTD_LOGIC_VECTOR(8DOWNTO0);q:OUTSTD_LOGIC_VECTOR(15DOWNTO0));ENDreg16b;ARCHITECTUREbehaveOFreg16bISSIGNALR16S:STD_LOGIC_VECTOR(15DOWNTO0);BEGINPROCESS(clk,clr)BEGINIFclr='1'THENR16S<=(OTHERS=>'0');--清零信號(hào)ELSIFCLK'EVENTANDCLK='1'THEN--時(shí)鐘到來時(shí)，鎖存輸入值，--并右移低8位R16S(6DOWNTO0)<=R16S(7DOWNTO1);--右移低8位R16S(15DOWNTO7)<=D;--將輸入鎖到高8位ENDIF;ENDPROCESS;q<=R16S;ENDbehave;波形仿真

交通管理器的功能二、十字路口交通管理器設(shè)計(jì)交通管理器的設(shè)計(jì)思路交通管理器的設(shè)計(jì)控制器模塊設(shè)計(jì)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYtraffic_controlISPORT(clk:INSTD_LOGIC;c1,c2,c3:OUTSTD_LOGIC;--各定時(shí)計(jì)數(shù)器的使能信號(hào)w1,w2,w3:INSTD_LOGIC;--各定時(shí)計(jì)數(shù)器的工作信號(hào)r1,r2:OUTSTD_LOGIC;--兩個(gè)方向的紅燈信號(hào)y1,y2:OUTSTD_LOGIC;--兩個(gè)方向的黃燈信號(hào)g1,g2:OUTSTD_LOGIC;--兩個(gè)方向的綠燈信號(hào)reset:INSTD_LOGIC);--復(fù)位信號(hào)ENDtraffic_control;ARCHITECTUREbehaveOFtraffic_controlISTYPEstate_spaceIS(s0,s1,s2,s3);SIGNALstate:state_space;BEGINPROCESS(clk)BEGINIFreset='1'THENstate<=s0;ELSIF(clk'EVENTANDclk='1')THENCASEstateISWHENs0=>IFw1='1'THEN--條件信號(hào)賦值語(yǔ)句state<=s1;

ENDIF;WHENs1=>IFw2='1'THENstate<=s2;ENDIF;WHENs2=>IFw3='1'THENstate<=s3;ENDIF;WHENs3=>IFw2='1'THENstate<=s0;ENDIF;ENDCASE;ENDIF;ENDPROCESS;c1<='1'WHENstate=s0ELSE'0';c2<='1'WHENstate=s1ORstate=s3ELSE'0';c3<='1'WHENstate=s2ELSE'0';r1<='1'WHENstate=s1ORstate=s0ELSE'0';y1<='1'WHENstate=s3ELSE'0';g1<='1'WHENstate=s2ELSE'0';r2<='1'WHENstate=s2ORstate=s3ELSE'0';y2<='1'WHENstate=s1ELSE'0';g2<='1'WHENstate=s0ELSE'0';ENDbehave;

定時(shí)器設(shè)計(jì)LIBRARYIEEE; USEIEEE.STD_LOGIC_1164.ALL;ENTITYcount30ISPORT(clk:INSTD_LOGIC;enable:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDcount30;ARCHITECTUREbehaveOFcount30ISBEGINPROCESS(clk)VARIABLEcnt:INTEGERRANGE30DOWNTO0;BEGINIF(clk'EVENTANDclk='1')THENIFenable='1'ANDcnt<30THENcnt:=cnt+1;

ELSEcnt:=0;ENDIF;ENDIF;IFcnt=30THENc<='1';ELSEc<='0';ENDIF;ENDPROCESS;ENDbehave;

波形仿真三、可編程定時(shí)/計(jì)數(shù)器設(shè)計(jì)

可編程定時(shí)/計(jì)數(shù)器的功能硬件定時(shí)就是利用可編程定時(shí)/計(jì)數(shù)器，在簡(jiǎn)單軟件控制下產(chǎn)生準(zhǔn)確的延時(shí)時(shí)間。其基本原理是通過軟件確定定時(shí)/計(jì)數(shù)器的工作方式、設(shè)置計(jì)數(shù)初值并啟動(dòng)計(jì)數(shù)器工作，當(dāng)計(jì)數(shù)到給定值時(shí)，便自動(dòng)產(chǎn)生定時(shí)信號(hào)?？删幊潭〞r(shí)/計(jì)數(shù)器設(shè)計(jì)思路

可編程定時(shí)/計(jì)數(shù)器工作過程

同定時(shí)/計(jì)數(shù)器1。模型結(jié)構(gòu)包含1個(gè)時(shí)鐘輸入，1個(gè)清零信號(hào)輸入，1個(gè)寫入信號(hào)輸入，1個(gè)3位的控制字輸入，1個(gè)2位的選通信號(hào)輸出，1個(gè)計(jì)數(shù)器1載入控制輸出，1個(gè)計(jì)數(shù)器2載入控制輸出。(1)

控制字寄存器(2)

定時(shí)/計(jì)數(shù)器1包含1個(gè)時(shí)鐘輸入，1個(gè)載入控制輸入，1個(gè)門控制輸入，1個(gè)2位選通方式輸入，1個(gè)8位數(shù)據(jù)輸入，1個(gè)8位數(shù)據(jù)輸出，1個(gè)波形輸出。(3)

定時(shí)/計(jì)數(shù)器2SC2M1M0定義控制字格式為：對(duì)應(yīng)功能：SC2＝0，計(jì)數(shù)器1； M1M0＝01，頻率發(fā)生器方式SC2＝1，計(jì)數(shù)器2； M1M0＝10，計(jì)數(shù)結(jié)束中斷方式計(jì)數(shù)器的模式輸入為2位，可自定義最多四種模式；數(shù)據(jù)輸入8位，計(jì)數(shù)范圍為0～256；每個(gè)計(jì)數(shù)器各有一個(gè)門控信號(hào)和對(duì)應(yīng)門控信號(hào)的波形輸出，在門控信號(hào)作用下，計(jì)數(shù)/定時(shí)延時(shí)?？刂谱侄x內(nèi)部結(jié)構(gòu)所設(shè)計(jì)定時(shí)/計(jì)數(shù)器的內(nèi)部結(jié)構(gòu)圖如圖所示可編程定時(shí)/計(jì)數(shù)器頂層電路

可編程定時(shí)/計(jì)數(shù)器仿真波形

四、智能函數(shù)發(fā)生器設(shè)計(jì)

函數(shù)發(fā)生器總體框圖

遞增斜波

遞減斜波

三角波

方波

正弦波

階梯波

五、數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

數(shù)據(jù)采集系統(tǒng)示意圖

數(shù)據(jù)輸入單元

數(shù)據(jù)采集系統(tǒng)總體框圖

數(shù)據(jù)輸出單元

fun值為3的仿真波形

fun值為0的仿真波形

fun值為1，k3值為0的仿真波形

循環(huán)檢測(cè)報(bào)警模式

（3）比賽用11分為一局來進(jìn)行，甲乙雙方都應(yīng)設(shè)置各自的記分牌，任何一方先記滿11分，該方就算勝了此局。當(dāng)記分牌清零后，又可開始新的一局比賽。

六、乒乓游戲機(jī)設(shè)計(jì)

乒乓游戲機(jī)的功能（1）

使用乒乓球游戲機(jī)的甲乙雙方各在不同的位置發(fā)球或擊球。（2）

乒乓球的位置和移動(dòng)方向由燈亮及依次點(diǎn)燃的方向決定，球移動(dòng)的速度為0.1~0.5s移動(dòng)一位。游戲者根據(jù)球的位置發(fā)出相應(yīng)的動(dòng)作，提前擊球或出界均判失分。

乒乓游戲機(jī)頂層電路圖

乒乓球仿真波形一

乒乓球仿真波形二

乒乓球仿真波形三

乒乓球仿真波形四

乒乓球仿真波形五（6）

增加測(cè)周期功能，就是當(dāng)時(shí)鐘頻率低于0.99kHz的時(shí)候，顯示的數(shù)值變成周期，以毫秒為單位。七、數(shù)字頻率計(jì)設(shè)計(jì)3位數(shù)字頻率計(jì)是用3個(gè)十進(jìn)制數(shù)字顯示的數(shù)字式頻率計(jì)，其頻率測(cè)量范圍為1MHz。為了提高測(cè)量精度，量程分別為10KHz、100KHz和1MHz三擋，即最大讀數(shù)分別為9.99kHz，99.9kHz和999kHz。要求量程自動(dòng)換擋。具體功能如下：（1）

當(dāng)讀數(shù)大于999時(shí)，頻率計(jì)處于超量程狀態(tài)，下一次測(cè)量時(shí)，量程自動(dòng)增大一擋。（2）

當(dāng)讀數(shù)小于099時(shí)，頻率計(jì)處于欠量程狀態(tài)，下一次測(cè)量時(shí)，量程自動(dòng)減少一擋。（3）

當(dāng)超出頻率測(cè)量范圍時(shí)，顯示器顯示溢出。（4）

采用記憶顯示方法，即測(cè)量過程中不顯示數(shù)據(jù)，待測(cè)量過程結(jié)束以后，顯示測(cè)頻結(jié)果，并將此結(jié)果保持到下次測(cè)量結(jié)束。顯示時(shí)間不小于1秒。（5）

小數(shù)點(diǎn)位置隨量程變化自動(dòng)移位。測(cè)試信號(hào)是頻率為5kHz脈沖時(shí)的仿真波形圖

第一次仿真中的換檔情況

測(cè)試信號(hào)是頻率為250kHz脈沖時(shí)的仿真波形圖

測(cè)試信號(hào)是頻率為25kHz脈沖時(shí)的仿真波形圖

測(cè)試信號(hào)是周期為6ms脈沖時(shí)的仿真波形圖

(7)電梯初始狀態(tài)為一層開門狀態(tài)。八、三層電梯控制器設(shè)計(jì)

三層電梯控制器的功能(1)每層電梯入口處設(shè)有上下請(qǐng)求開關(guān)，電梯內(nèi)設(shè)有顧客到達(dá)層次的停站請(qǐng)求開關(guān)。(2)設(shè)有電梯入口處位置指示裝置及電梯運(yùn)行模式（上升或下降）指示裝置。(3)電梯每秒升（降）一層樓。(4)電梯到達(dá)有停站請(qǐng)求的樓層，經(jīng)過1秒電梯門打開，開門指示燈亮，開門4秒后，電梯門關(guān)閉（開門指示燈滅），電梯繼續(xù)進(jìn)行，直至執(zhí)行完最后一個(gè)請(qǐng)求信號(hào)后停留在當(dāng)前層。(5)能記憶電梯內(nèi)外所有請(qǐng)求，并按照電梯運(yùn)行規(guī)則按順序響應(yīng)，每個(gè)請(qǐng)求信號(hào)保留至執(zhí)行后消除。(6)電梯運(yùn)行規(guī)則：當(dāng)電梯處于上升模式時(shí)，只響應(yīng)比電梯所在位置高的上樓請(qǐng)求信號(hào)，由下而上逐個(gè)執(zhí)行，直到最后一個(gè)上樓請(qǐng)求執(zhí)行完畢；如果高層有下樓請(qǐng)求，則直接升到由下樓請(qǐng)求的最高樓層，然后進(jìn)入下降模式。當(dāng)電梯處于下降模式時(shí)則與上升模式相反。有上升請(qǐng)求的仿真波形

有下降請(qǐng)求的仿真波形

同時(shí)有上升和下降請(qǐng)求的仿真波形

復(fù)雜請(qǐng)求的仿真波形

（2）

計(jì)算器的輸入包括：0~9十個(gè)數(shù)字按鍵，加減乘除四則運(yùn)算的運(yùn)算符按鍵，一個(gè)等號(hào)按鍵，一個(gè)清零按鍵。計(jì)算器的輸出采用七段譯碼器來顯示計(jì)算結(jié)果。

九、計(jì)算器設(shè)計(jì)計(jì)算器的功能計(jì)算器所要實(shí)現(xiàn)的功類似于我們?nèi)粘Ｉ钪兴玫挠?jì)算器，即可以實(shí)現(xiàn)加、減、乘、除以及連加和連減功能，并且要正確顯示計(jì)算結(jié)果。具體如下：（1）

要求實(shí)現(xiàn)8位二進(jìn)制數(shù)的加減法，實(shí)現(xiàn)兩個(gè)4位二進(jìn)制數(shù)的乘法運(yùn)