計(jì)算機(jī)組成原理武漢科技大學(xué)計(jì)算機(jī)科學(xué)與技術(shù)學(xué)院第六章總線系統(tǒng)本章內(nèi)容6.1

總線的概念和結(jié)構(gòu)形態(tài)6.2

總線接口6.3

總線的仲裁6.4總線的定時(shí)和數(shù)據(jù)傳送模式

6.5

HOST總線和PCI總線6.6

InfiniBand標(biāo)準(zhǔn)6.1

總線的概念和結(jié)構(gòu)形態(tài)6.1.1總線的基本概念

(1)內(nèi)部總線(2)系統(tǒng)總線(3)I/O總線總線(Bus)

：是構(gòu)成計(jì)算機(jī)系統(tǒng)的互聯(lián)機(jī)構(gòu)，是多個(gè)系統(tǒng)功能部件之間進(jìn)行數(shù)據(jù)傳送的公共通路總線的作用：借助總線連接，計(jì)算機(jī)在各系統(tǒng)功能部件之間實(shí)現(xiàn)地址、數(shù)據(jù)和控制信息的交換，并在爭(zhēng)用資源的基礎(chǔ)上進(jìn)行工作單處理器系統(tǒng)的總線分類：目錄1.總線的特性物理特性：指總線的物理連接方式功能特性：描述總線中每一根線的功能，如：地址總線(AB)、數(shù)據(jù)總線(DB)寬度的含義；控制總線(CB)電氣特性：定義每一根線上信號(hào)的傳遞方向及有效電平范圍；輸入(IN)輸出(OUT)方向的定義；符合TTL邏輯電平定義時(shí)間特性：定義了每根線在什么時(shí)間有效，規(guī)定了總線上各信號(hào)有效的時(shí)序關(guān)系2.總線的標(biāo)準(zhǔn)化總線標(biāo)準(zhǔn)化的目的：各產(chǎn)商生產(chǎn)的相同功能部件，可相互兼容常用的標(biāo)準(zhǔn)總線：ISA、EISA、VESA、PCIISA(IndustryStandardArchitecture)工業(yè)標(biāo)準(zhǔn)結(jié)構(gòu)EISA(ExtendedIndustryStandardArchitecture)VESA(VideoElectronicsStandardAssociation)視頻電子標(biāo)準(zhǔn)協(xié)會(huì)PCI(PeripheralComponentInterconnect)外圍部件互連總線帶寬：總線本身所能達(dá)到的最高傳輸速率，單位：兆字節(jié)每秒(MB/s)。實(shí)際帶寬會(huì)受到總線布線長(zhǎng)度、總線驅(qū)動(dòng)器/接收器性能、連接在總線上的模塊數(shù)等因素的影響【例1】(1)某總線在一個(gè)總線周期中并行傳送4個(gè)字節(jié)的數(shù)據(jù)，假設(shè)一個(gè)總線周期等于一個(gè)總線時(shí)鐘周期，總線時(shí)鐘頻率為33MHz，則總線帶寬是多少?(2)如果一個(gè)總線周期中并行傳送64位數(shù)據(jù)，總線時(shí)鐘頻率升為66MHz，則總線帶寬是多少?[解](1)設(shè)總線帶寬用Dr表示，總線時(shí)鐘周期用T=1/f表示，一個(gè)總線周期傳送的數(shù)據(jù)量用D表示，根據(jù)定義可得

Dr=D/T=D×1/T=D×f=4B×33×106/s=132MB/s(2)64位=8B，Dr=D×f=8B×66×106/s=528MB/s

衡量總線性能的重要指標(biāo)—總線帶寬適配器(接口)的概念單機(jī)系統(tǒng)的總線結(jié)構(gòu)：

1.單總線結(jié)構(gòu)

2.多總線結(jié)構(gòu)6.1.2總線的連接方式使用單一的系統(tǒng)總線連接CPU、主存和I/O設(shè)備1.單總線結(jié)構(gòu)CPU主存設(shè)備適配器設(shè)備適配器系統(tǒng)總線此時(shí)要求連接到總線上的邏輯部件必須高速運(yùn)行，以便在某些設(shè)備需要使用總線時(shí)能迅速獲得總線控制權(quán)；而當(dāng)不再使用總線時(shí)，能迅速放棄總線控制權(quán)單總線特點(diǎn)：結(jié)構(gòu)簡(jiǎn)單，容易擴(kuò)充若干邏輯部件共用單一的總線，因此，總線為分時(shí)工作狀態(tài)單總線結(jié)構(gòu)的操作——取指令、傳送數(shù)據(jù)、I/O操作、DMA

(1)取指令：當(dāng)CPU取一條指令時(shí)，首先把程序計(jì)數(shù)器PC中的地址同控制信息一起送至總線上；此時(shí)的地址是主存地址，該地址所指定的主存單元的內(nèi)容一定是一條指令，而且將被傳送給CPU

(2)傳送數(shù)據(jù)：取出指令之后，CPU將檢查操作碼；操作碼規(guī)定了對(duì)數(shù)據(jù)要執(zhí)行什么操作，以及數(shù)據(jù)是流進(jìn)CPU還是流出CPU

(3)I/O操作：如果該指令地址字段對(duì)應(yīng)的是外圍設(shè)備地址，則外圍設(shè)備譯碼器予以響應(yīng)，從而在CPU和與該地址相對(duì)應(yīng)的外圍設(shè)備之間發(fā)生數(shù)據(jù)傳送，而數(shù)據(jù)傳送的方向由指令操作碼決定

(4)DMA操作：某些外圍設(shè)備也可以指定地址；如果一個(gè)由外圍設(shè)備指定的地址對(duì)應(yīng)于一個(gè)主存單元，則主存予以響應(yīng)，于是在主存和外設(shè)間將進(jìn)行直接存儲(chǔ)器傳送(DMA)單總線結(jié)構(gòu)的操作單總線結(jié)構(gòu)2.多總線結(jié)構(gòu)單總線的問(wèn)題：所有的高速設(shè)備和低速設(shè)備都掛在同一個(gè)總線上，且總線只能分時(shí)工作，使信息傳送的效率降低多總線：在CPU、主存、I/O之間互聯(lián)采用多條總線；CPU和Cache之間采用高速的CPU總線，主存連在系統(tǒng)總線上；一些高速I(mǎi)/O連在高速總線上；串行設(shè)備連在擴(kuò)充總線上；CPU總線、系統(tǒng)總線和高速總線通過(guò)橋彼此相連；高速總線通過(guò)擴(kuò)充總線接口與擴(kuò)充總線相連橋：實(shí)質(zhì)上是一種具有緩沖、轉(zhuǎn)換、控制功能的邏輯電路優(yōu)點(diǎn)：多總線結(jié)構(gòu)體現(xiàn)了高速、中速、低速設(shè)備連接到不同的總線上同時(shí)工作，以提高總線的效率和吞吐量，而且處理器結(jié)構(gòu)的變化不影響高速總線CPU和Cache之間采用高速的CPU總線，主存連在系統(tǒng)總線上CPU總線、系統(tǒng)總線和高速總線通過(guò)橋彼此相連1.早期總線的內(nèi)部結(jié)構(gòu)6.1.3總線的內(nèi)部結(jié)構(gòu)是處理器芯片引腳的延伸，是處理器與I/O設(shè)備適配器的通道——數(shù)據(jù)線、地址線、控制線CPU存儲(chǔ)器模塊輸入設(shè)備接口輸出設(shè)備接口鎖存器驅(qū)動(dòng)門(mén)不足：①CPU是總線上惟一主控者，后期加了DMAC ②總線結(jié)構(gòu)緊密與CPU相關(guān)，通用性較差2.當(dāng)代流行的總線內(nèi)部結(jié)構(gòu)CPU-Cache模塊存儲(chǔ)器模塊I/O適配器總線控制器數(shù)據(jù)傳送總線(數(shù)據(jù)線、地址線、控制線)仲裁總線中斷和同步總線公用線標(biāo)準(zhǔn)總線追求的目標(biāo)：與結(jié)構(gòu)、CPU、技術(shù)無(wú)關(guān)，并滿足包括多個(gè)CPU在內(nèi)的主控者環(huán)境需求在當(dāng)代總線結(jié)構(gòu)中，系統(tǒng)中允許有多個(gè)處理器模塊(CPU和它私有的cache一起作為一個(gè)模塊)；總線控制器完成幾個(gè)總線請(qǐng)求者之間的協(xié)調(diào)與仲裁總線分成四部分：(1)數(shù)據(jù)傳送總線：地址線、數(shù)據(jù)線、控制線(2)仲裁總線：總線請(qǐng)求線和總線授權(quán)線(3)中斷和同步總線：中斷請(qǐng)求線和中斷認(rèn)可線——處理帶優(yōu)先級(jí)的中斷操作(4)公用線：時(shí)鐘信號(hào)線、電源線、地線、系統(tǒng)復(fù)位線以及加電或斷電的時(shí)序信號(hào)線等1.分層次多總線結(jié)構(gòu)的特點(diǎn)：使速度相近的設(shè)備模塊使用同一類總線；速度差異較大的設(shè)備模塊使用不同速度的總線2.pentium計(jì)算機(jī)主板的總線結(jié)構(gòu)——三層次多總線CPU總線：也稱CPU-存儲(chǔ)器總線——64位數(shù)據(jù)線和32位地址線的同步總線總線時(shí)鐘頻率為66.6MHz(或60MHz)主存擴(kuò)充容量以內(nèi)存條形式插入主板有關(guān)插座來(lái)實(shí)現(xiàn)CPU總線還接有L2級(jí)cache主存控制器和cache控制器芯片管理CPU對(duì)主存和cache的存取CPU是該總線的主控者，但必要時(shí)可放棄總線控制權(quán)從傳統(tǒng)的觀點(diǎn)看，CPU總線可看成是CPU引腳信號(hào)的延伸6.1.4總線結(jié)構(gòu)實(shí)例(2)PCI總線：

用于連接高速的I/O設(shè)備模塊——32(或64位)的同步總線，數(shù)據(jù)/地址線分時(shí)復(fù)用；總線時(shí)鐘頻率為33.3MHz，總線帶寬是132MB/s；采用集中式仲裁方式；通過(guò)“橋”芯片，與CPU總線、ISA總線相接；主板上一般有3個(gè)PCI總線擴(kuò)充槽(3)ISA總線：用于與低速I(mǎi)/O設(shè)備連接；支持7個(gè)DMA通道和15級(jí)可屏蔽硬件中斷；ISA總線控制邏輯還通過(guò)主板上的片級(jí)總線與實(shí)時(shí)鐘/日歷、ROM、鍵盤(pán)和鼠標(biāo)控制器(8042微處理器)等芯片相連接；主板上一般留有3—4個(gè)ISA總線擴(kuò)充槽CPU總線、PCI總線、ISA總線通過(guò)兩個(gè)“橋”芯片連成整體橋芯片的作用——信號(hào)速度緩沖、電平轉(zhuǎn)換和控制協(xié)議的轉(zhuǎn)換；南橋、北橋pentium個(gè)人機(jī)的核心邏輯芯片組，簡(jiǎn)稱PCI芯片組——包括主存控制器和cache控制器芯片、北橋芯片和南橋芯片總線結(jié)構(gòu)框圖Pentium機(jī)的總線結(jié)構(gòu)分為三層：CPU總線、PCI總線和ISA總線

CPUPCIISA北橋南橋6.2.1信息傳送方式信息的編碼：二進(jìn)制數(shù)信息的表示：常用的兩種信息的傳輸方式：串行傳送、并行傳送和分時(shí)傳送系統(tǒng)總線上傳送的信息采用并行傳送方式1.串行傳送特點(diǎn)：傳輸線：一根； 信息的表示：脈沖

位順序：先低位、后高位位時(shí)間：由同步脈沖來(lái)體現(xiàn)對(duì)收發(fā)器的要求：發(fā)送器，有拆卸功能，即并-串轉(zhuǎn)換接收器，有裝配功能，即串-并轉(zhuǎn)換主要優(yōu)點(diǎn)：省線，適合遠(yuǎn)距離的信息傳送用電位的高、低表示用脈沖的有、無(wú)表示6.2

總線接口目錄2.并行傳送特點(diǎn)：每一個(gè)數(shù)據(jù)位用一根傳輸線，以電位高、低方式傳輸主要優(yōu)點(diǎn)：速度快，適合近距離的傳輸3.分時(shí)傳送分時(shí)傳送有兩種概念

(1)總線復(fù)用方式——某個(gè)傳輸線上既傳送地址信息，又傳送數(shù)據(jù)信息。為此必須劃分時(shí)間片，以便在不同的時(shí)間間隔中完成傳送地址和傳送數(shù)據(jù)的任務(wù)

(2)共享總線的部件分時(shí)使用總線1.I/O接口(適配器)：指CPU、主存和外圍設(shè)備之間通過(guò)系統(tǒng)總線進(jìn)行連接的標(biāo)準(zhǔn)化邏輯部件2.接口的作用：在它動(dòng)態(tài)連接的兩個(gè)部件間起“轉(zhuǎn)換器”的作用3.接口與CPU和外設(shè)的連接：外圍設(shè)備本身帶有自己的設(shè)備控制器6.2.2總線接口的基本概念CPU數(shù)據(jù)線接口設(shè)備控制器外圍設(shè)備地址線控制線I/O接口模塊框圖數(shù)據(jù)寄存器狀態(tài)/控制寄存器I/O地址譯碼與控制外設(shè)接口邏輯外設(shè)接口邏輯數(shù)據(jù)狀態(tài)控制數(shù)據(jù)狀態(tài)控制數(shù)據(jù)線地址線控制線系統(tǒng)總線接口外部設(shè)備接口一個(gè)標(biāo)準(zhǔn)接口可能連接一個(gè)設(shè)備，也可能連接多個(gè)設(shè)備4.典型接口具備的功能：(1).控制--接口靠指令信息控制外圍設(shè)備的動(dòng)作(2).緩沖--接口在外圍設(shè)備和其他部件之間用作一個(gè)緩沖器，以補(bǔ)償各種設(shè)備在速度上的差異(3).狀態(tài)--接口監(jiān)視外圍設(shè)備的工作狀態(tài)并保存狀態(tài)信息，供CPU詢問(wèn)外圍設(shè)備時(shí)進(jìn)行分析之用(4).轉(zhuǎn)換--接口可以完成任何要求的數(shù)據(jù)轉(zhuǎn)換，如并－串轉(zhuǎn)換或串－并轉(zhuǎn)換(5).整理--接口可以完成一些特別的功能，如在需要時(shí)可修改字計(jì)數(shù)器或當(dāng)前內(nèi)存地址寄存器(6).程序中斷--每當(dāng)外圍設(shè)備向CPU請(qǐng)求某種動(dòng)作時(shí)，接口即發(fā)生一個(gè)中斷請(qǐng)求信號(hào)到CPU適配器的兩面性——必有的兩個(gè)接口：

一是和系統(tǒng)總線的接口，CPU和I/O接口模塊的數(shù)據(jù)交換一定是并行方式

二是和外設(shè)的接口，適配器和外設(shè)的數(shù)據(jù)交換可能是并行方式，也可能是串行方式——適配器分為串行數(shù)據(jù)接口和并行數(shù)據(jù)接口兩大類【例2】

利用串行方式傳送字符，每秒鐘傳送的比特(bit)位數(shù)常稱為波特率。假設(shè)數(shù)據(jù)傳送速率是120個(gè)字符/秒，每一個(gè)字符格式規(guī)定包含10個(gè)bit(起始位、停止位、8個(gè)數(shù)據(jù)位)，問(wèn)傳送的波特率是多少?每個(gè)bit占用的時(shí)間是多少?【解】：

波特率為：10位×120/秒=1200波特每個(gè)bit占用的時(shí)間Td是波特率的倒數(shù)：

Td=1/1200=0.833ms6.3

總線的仲裁連接到總線上的功能模塊的兩種形態(tài)：如：CPU模塊；存儲(chǔ)器模塊主方可啟動(dòng)一個(gè)總線周期；從方只能響應(yīng)主方的請(qǐng)求每次總線操作，只能有一個(gè)主方；可以有一個(gè)或多個(gè)從方總線仲裁部件——以某種方式選擇一個(gè)主設(shè)備作為總線的下一次主方仲裁的依據(jù)：公平策略——多處理器系統(tǒng)中各CPU模塊的請(qǐng)求；優(yōu)先級(jí)策略——

I/O模塊請(qǐng)求仲裁的方式：按總線仲裁電路的位置不同分類集中式仲裁、分布式仲裁主動(dòng)被動(dòng)目錄6.3.1集中式仲裁——中央仲裁器；每個(gè)模塊有兩條線：總線請(qǐng)求信號(hào)線BR和總線授權(quán)信號(hào)線BG單處理器系統(tǒng)總線中，總線仲裁器又稱總線控制器，是CPU的一部分1.

鏈?zhǔn)讲樵兎绞綄?shí)現(xiàn)方法：總線授權(quán)信號(hào)BG串行地從一個(gè)I/O接口傳送到下一個(gè)I/O接口鏈?zhǔn)讲樵兊慕Y(jié)構(gòu)及仲裁的過(guò)程特點(diǎn)：離中央仲裁器最近的設(shè)備具有最高優(yōu)先級(jí)優(yōu)點(diǎn):

總線授權(quán)線少；容易擴(kuò)充設(shè)備缺點(diǎn):

對(duì)詢問(wèn)鏈的電路故障很敏感；查詢鏈的優(yōu)先級(jí)固定總線仲裁器設(shè)備接口0設(shè)備接口1設(shè)備接口nBGA地址線D數(shù)據(jù)線BRBS菊花鏈查詢方式返回2.計(jì)數(shù)器定時(shí)查詢方式每個(gè)設(shè)備接口有一個(gè)設(shè)備地址判別電路結(jié)構(gòu)及查詢過(guò)程——BR、BS、設(shè)備地址優(yōu)點(diǎn)：優(yōu)先級(jí)的設(shè)置比較靈活——計(jì)數(shù)可以從“0”開(kāi)始；也可以從中止點(diǎn)開(kāi)始；或由程序設(shè)定計(jì)數(shù)初值缺點(diǎn):

線多，如果有2n個(gè)設(shè)備，則需n根計(jì)數(shù)輸出線返回總線仲裁器設(shè)備接口0設(shè)備接口1設(shè)備接口nA地址線D數(shù)據(jù)線BRBS計(jì)數(shù)器定時(shí)查詢方式設(shè)備地址3.獨(dú)立請(qǐng)求方式——當(dāng)代總線標(biāo)準(zhǔn)普遍采用每個(gè)共享總線的設(shè)備均有一對(duì)信號(hào)——BRi和BGi結(jié)構(gòu)及仲裁過(guò)程優(yōu)點(diǎn)：響應(yīng)時(shí)間快；對(duì)優(yōu)先次序的控制相當(dāng)靈活——可調(diào)整優(yōu)先級(jí)次序或屏蔽某個(gè)設(shè)備的請(qǐng)求缺點(diǎn)：線更多返回總線仲裁器設(shè)備接口0設(shè)備接口1設(shè)備接口nA地址線D數(shù)據(jù)線BR0獨(dú)立請(qǐng)求方式BG0BR1BG1BRnBGn6.3.2分布式仲裁特點(diǎn)：不需要中央仲裁器，每個(gè)潛在的主方功能模塊都有自己的仲裁號(hào)和仲裁器仲裁原則：以優(yōu)先級(jí)仲裁策略為基礎(chǔ)仲裁過(guò)程：仲裁總線上保留的是獲勝者的仲裁號(hào)中央處理器設(shè)備接口0設(shè)備接口1設(shè)備接口N312分布式仲裁示意圖仲裁過(guò)程要點(diǎn)分析要點(diǎn)：(1)所有參與本次競(jìng)爭(zhēng)的各主設(shè)備將設(shè)備競(jìng)爭(zhēng)號(hào)CN取反后打到仲裁總線AB上，以實(shí)現(xiàn)“線或”邏輯，AB線低電平時(shí)表示至少有一個(gè)主設(shè)備的CNi為1，AB線高電平時(shí)表示所有主設(shè)備的CNi為0(2)競(jìng)爭(zhēng)時(shí)CN與AB逐位比較，從最高位(b7)至最低位(b0)以一維菊花鏈方式進(jìn)行，只有上一位競(jìng)爭(zhēng)得勝者Wi+1位為1，當(dāng)CNi=1，或CNi=0且ABi為高電平時(shí)，才使Wi位為1；若Wi=0時(shí)，將一直向下傳遞，使其競(jìng)爭(zhēng)號(hào)后面的低位不能送上AB線(3)競(jìng)爭(zhēng)不到的設(shè)備自動(dòng)撤除其競(jìng)爭(zhēng)號(hào)。在競(jìng)爭(zhēng)期間，由于W位輸入的作用，各設(shè)備在其內(nèi)部的CN線上保留其競(jìng)爭(zhēng)號(hào)并不破壞AB線上的信息(4)由于參加競(jìng)爭(zhēng)的各設(shè)備速度不一致，這個(gè)比較過(guò)程反復(fù)(自動(dòng))進(jìn)行，才有最后穩(wěn)定的結(jié)果——競(jìng)爭(zhēng)期的時(shí)間要足夠，保證最慢的設(shè)備也能參與競(jìng)爭(zhēng)6.4.1總線的定時(shí)總線的一次信息傳送過(guò)程，大致可分為五個(gè)階段：(1)請(qǐng)求總線(2)總線仲裁(3)尋址(目的地址)

(4)信息傳送(5)狀態(tài)返回(或錯(cuò)誤報(bào)告)定時(shí)：事件出現(xiàn)在總線上的時(shí)序關(guān)系，分為同步和異步1.同步定時(shí)——總線中包含時(shí)鐘信號(hào)線，事件出現(xiàn)在總線上的時(shí)刻由總線時(shí)鐘信號(hào)確定；總線周期(時(shí)鐘周期)優(yōu)點(diǎn)：由于采用了公共時(shí)鐘，具有較高的傳輸頻率適用場(chǎng)合：總線長(zhǎng)度較短、各功能模塊存取時(shí)間比較接近的情況6.4

總線的定時(shí)和數(shù)據(jù)傳送模式目錄同步總線操作時(shí)序2.異步定時(shí)——建立在應(yīng)答式或互鎖機(jī)制基礎(chǔ)上；不需要統(tǒng)一的共公時(shí)鐘信號(hào)，總線周期的長(zhǎng)度可變

優(yōu)點(diǎn)：總線周期長(zhǎng)度可變，允許快速和慢速的功能模塊都能連接到同一總線上，但這以增加總線的復(fù)雜性和成本為代價(jià)【例3】

某CPU采用集中式仲裁方式，使用獨(dú)立請(qǐng)求與菊花鏈查詢相結(jié)合的二維總線控制結(jié)構(gòu)。每一對(duì)請(qǐng)求線BRi和授權(quán)線BGi組成一對(duì)菊花鏈查詢電路。每一根請(qǐng)求線可以被若干個(gè)傳輸速率接近的設(shè)備共享。當(dāng)這些設(shè)備要求傳送時(shí)通過(guò)BRi線向仲裁器發(fā)出請(qǐng)求，對(duì)應(yīng)的BGi線則串行查詢每個(gè)設(shè)備，從而確定哪個(gè)設(shè)備享有總線控制權(quán)。請(qǐng)分析說(shuō)明該總線仲裁時(shí)序圖【解】：從時(shí)序圖看出，該總線采用異步定時(shí)協(xié)議某個(gè)設(shè)備請(qǐng)求使用總線時(shí)的判決過(guò)程異步總線操作時(shí)序當(dāng)代總線標(biāo)準(zhǔn)支持的四類數(shù)據(jù)傳送模式：讀、寫(xiě)操作——讀操作、寫(xiě)操作的數(shù)據(jù)傳送方向過(guò)程：主方先以一個(gè)總線周期發(fā)出命令和從方地址，經(jīng)過(guò)一定的延時(shí)再開(kāi)始數(shù)據(jù)傳送總線周期為了提高總線利用率，主方完成尋址總線周期后可讓出總線控制權(quán)，然后再重新競(jìng)爭(zhēng)總線，完成數(shù)據(jù)傳送總線周期塊傳送操作——只需給出塊的起始地址，然后對(duì)固定塊長(zhǎng)度的數(shù)據(jù)連續(xù)讀出或?qū)懭脞Оl(fā)式傳送——對(duì)于CPU(主方)、存儲(chǔ)器(從方)而言的塊傳送，其塊長(zhǎng)一般固定為數(shù)據(jù)線寬度(存儲(chǔ)器字長(zhǎng))的4倍6.4.2總線數(shù)據(jù)傳送模式寫(xiě)后讀、讀修改寫(xiě)操作給出一次地址后，進(jìn)行先寫(xiě)后讀，或進(jìn)行先讀后寫(xiě)操作；前者用于校驗(yàn)?zāi)康?，后者用于多道程序系統(tǒng)中對(duì)共享存儲(chǔ)資源的保護(hù)和猝發(fā)式操作一樣，主方掌管總線直到整個(gè)操作完成廣播、廣集操作有的總線允許一個(gè)主方對(duì)多個(gè)從方進(jìn)行寫(xiě)操作——廣播；與廣播相反的操作稱為廣集——將選定的多個(gè)從方數(shù)據(jù)在總線上完成AND或OR操作，用以檢測(cè)多個(gè)中斷源時(shí)間地址等待數(shù)據(jù)(a)讀操作地址數(shù)據(jù)(b)寫(xiě)操作地址數(shù)據(jù)數(shù)據(jù)數(shù)據(jù)(c)成塊數(shù)據(jù)傳送地址等待數(shù)據(jù)讀數(shù)據(jù)寫(xiě)(d)讀-修改-寫(xiě)地址數(shù)據(jù)寫(xiě)等待數(shù)據(jù)讀(e)寫(xiě)后讀操作6.5

HOST總線和PCI總線6.5.1多總線結(jié)構(gòu)

典型的多總線結(jié)構(gòu)框圖——HOST、PCI、LAGACY總線HOST總線(宿主總線，也稱CPU總線、系統(tǒng)總線、主存總線)——是“北橋芯片”與CPU之間的信息通路，64位數(shù)據(jù)線，32位地址線的同步總線PCI總線——與處理器無(wú)關(guān)的高速外圍總線；層間總線；采用同步時(shí)序和集中式仲裁，并具有自動(dòng)配置能力

PCI設(shè)備可以是主設(shè)備/從設(shè)備，或兼而有之；在PCI設(shè)備中不存在DMA的概念；系統(tǒng)中允許有多條PCI總線，使用HOST橋與HOST總線相連，或使用PCI/PCI橋與已和HOST總線相連的PCI總線相連LAGACY總線——ISA，EISA，MCA等性能較低的傳統(tǒng)總線目錄在PCI總線體系結(jié)構(gòu)中有三種橋；橋連接兩條總線；又是一個(gè)總線轉(zhuǎn)換部件

PCI總線的基本傳輸機(jī)制是猝發(fā)式傳送——利用橋完成總線間的猝發(fā)式傳送：延遲寫(xiě)、預(yù)讀結(jié)論：以橋連接實(shí)現(xiàn)的PCI總線結(jié)構(gòu)具有很好的擴(kuò)充性和兼容性，允許多條總線并行工作；與處理器無(wú)關(guān)，不論HOST總線上是單CPU還是多CPU，也不論CPU是什么型號(hào)，只要有相應(yīng)的HOST橋芯片(組)，就可與PCI總線相連PCI總線體系結(jié)構(gòu)中橋的作用典型多總線結(jié)構(gòu)框圖(高檔PC機(jī)和服務(wù)器的主板總線框圖)PCI標(biāo)準(zhǔn)2.0版的必備類信號(hào)名稱及其功能描述可選類信號(hào)名稱及其功能描述地址與數(shù)據(jù)分時(shí)復(fù)用；同步總線，頻率33.3MHz；集中式仲裁總線周期類型由C/BE#線上的總線命令給出；總線周期長(zhǎng)度由周期類型和FRAME#(幀)、IRDY#(主就緒)、TRDY#(目標(biāo)就緒)、STOP#(停止)等信號(hào)控制一個(gè)總線周期由一個(gè)地址期和一個(gè)或多個(gè)數(shù)據(jù)期組成6.5.2PCI總線信號(hào)PCI必備類信號(hào)名稱及其功能描述

信號(hào)名類型信號(hào)功能CLKRST＃inin總線時(shí)鐘線，提供同步時(shí)序基準(zhǔn)復(fù)位信號(hào)線，強(qiáng)制所有PCI寄存器，排序器和信號(hào)到初始狀態(tài)AD[31--0]C/BE[3—0]PARt/st/st/s地址和數(shù)據(jù)復(fù)用線總線命令和字節(jié)有效復(fù)用線地址期載總線命令，數(shù)據(jù)期指示各字節(jié)有效與否奇偶校驗(yàn)線，對(duì)AD[31--0]和C/BE[3--0]#實(shí)施偶校驗(yàn)FRAME#s/t/s幀信號(hào)，當(dāng)前主方驅(qū)動(dòng)它有效以指示一個(gè)總線業(yè)務(wù)的開(kāi)始IRDY#s/t/s當(dāng)前主方就緒信號(hào)，數(shù)據(jù)已在AD線上(W)或已準(zhǔn)備好接受數(shù)據(jù)(R)TRDY#s/t/s目標(biāo)方就緒信號(hào)，已準(zhǔn)備好接受數(shù)據(jù)或數(shù)據(jù)已在AD線上STOP#s/t/s停止信號(hào)，目標(biāo)方要求主方中止當(dāng)前總線業(yè)務(wù)LOCK#s/t/s鎖定信號(hào)，指示總線業(yè)務(wù)的不可分割性DEVSEL#s/t/s設(shè)備選擇信號(hào)，也作為輸入線表明在總線上某個(gè)設(shè)備被選中IDSEL#in初始化設(shè)備選擇，讀寫(xiě)配置空間時(shí)用作芯片選擇信號(hào)(無(wú)需地址譯碼)REQ#GNT#t/st/s總線請(qǐng)求信號(hào)，潛在主方送往中央仲裁器總線授權(quán)信號(hào)，中央仲裁器送往主設(shè)備作為下一個(gè)總線主方PERR#SERR#s/t/so/d奇偶錯(cuò)誤報(bào)告信號(hào)系統(tǒng)錯(cuò)誤報(bào)告信號(hào)，包括地址奇偶錯(cuò)和系統(tǒng)嚴(yán)重錯(cuò)誤in表示輸入線t/s表示雙向三態(tài)信號(hào)線s/t/s表示一次只能被一個(gè)擁有者驅(qū)動(dòng)的雙向三態(tài)信號(hào)線o/d表示開(kāi)路驅(qū)動(dòng)，允許多個(gè)設(shè)備以線或方式共享此線PCI可選類信號(hào)名稱及其功能描述

信號(hào)名類型信號(hào)功能AD[63－32]C/BE[7—4]REQ64#ACK64#PAR64#t/st/ss/t/ss/t/st/s用于擴(kuò)充到64位的地址和數(shù)據(jù)復(fù)用線總線命令和高4節(jié)節(jié)使能復(fù)用線用于請(qǐng)求64位傳送目標(biāo)允許64位傳送對(duì)擴(kuò)充的AD線和C/BE線提供偶校驗(yàn)SBO#SDONEINTA#INTB#INTC#INTD#in/outin/outo/do/do/do/d指出對(duì)修改行的監(jiān)聽(tīng)命中指出監(jiān)聽(tīng)結(jié)束中斷請(qǐng)求信號(hào)中斷請(qǐng)求信號(hào)(僅用于多功能設(shè)備)中斷請(qǐng)求信號(hào)(僅用于多功能設(shè)備)中斷請(qǐng)求信號(hào)(僅用于多功能設(shè)備)TCKTDITDOTMSTRST#ininininin測(cè)試時(shí)鐘測(cè)試輸入測(cè)試輸出測(cè)試模式選擇測(cè)試復(fù)位注：電源和地線未列入表中，2.0版定義了5V和3.3V兩種信號(hào)環(huán)境，更新的版本均使用3.3V工作電壓PCI總線周期由當(dāng)前被授權(quán)的主設(shè)備發(fā)起；PCI支持任何主設(shè)備和從設(shè)備之間點(diǎn)到點(diǎn)的對(duì)等訪問(wèn)，也支持某些主設(shè)備的廣播讀寫(xiě)PCI總線周期類型由主設(shè)備在C/BE#[30]線上送出的4位總線命令代碼指明；實(shí)際給出12種6.5.3

總線周期類型PCI總線命令類型C/BE#命令類型C/BE#

命令類型00000001001000110100010101100111中斷確認(rèn)周期特殊周期I/O讀周期I/O寫(xiě)周期保留保留存儲(chǔ)器讀周期存儲(chǔ)器寫(xiě)周期10001001101010111100110111101111保留保留配置讀周期配置寫(xiě)周期存儲(chǔ)器多重讀周期雙地址周期存儲(chǔ)器讀行周期存儲(chǔ)器寫(xiě)和使無(wú)效周期存儲(chǔ)器讀/寫(xiě)總線周期以猝發(fā)式傳送為基本機(jī)制，一次猝發(fā)式傳送總線周期通常由一個(gè)地址期和一個(gè)或幾個(gè)數(shù)據(jù)周期組成如果PCI總線上的存儲(chǔ)器控制器支持存儲(chǔ)器/cache之間的PCI傳輸協(xié)議，則存儲(chǔ)器讀/寫(xiě)一般是通過(guò)cache來(lái)進(jìn)行；否則，以數(shù)據(jù)塊非緩存方式來(lái)傳輸存儲(chǔ)器寫(xiě)和使無(wú)效周期與存儲(chǔ)器寫(xiě)周期的區(qū)別在于，它不僅保證一個(gè)完整的cache行被寫(xiě)入，而且在總線上廣播“無(wú)效”信息，命令其他cache中的同一行地址變?yōu)闊o(wú)效讀命令類型對(duì)于有cache能力的存儲(chǔ)器對(duì)于無(wú)cache能力的存儲(chǔ)器存儲(chǔ)器讀存儲(chǔ)器讀行存儲(chǔ)器多重讀猝發(fā)式讀取cache行的一半或更少猝發(fā)長(zhǎng)度為0.5－3個(gè)cache行猝發(fā)長(zhǎng)度大于3個(gè)cache行猝發(fā)式讀取1-2個(gè)存儲(chǔ)字猝發(fā)長(zhǎng)度為3-12存儲(chǔ)字猝發(fā)長(zhǎng)度大于12個(gè)存儲(chǔ)字特殊周期用于主設(shè)備將其信息(如狀態(tài)信息)廣播到多個(gè)目標(biāo)方；是一個(gè)特殊的寫(xiě)操作，不需要目標(biāo)方以DEVSEL＃信號(hào)響應(yīng)，但各目標(biāo)方須立即使用此信息，無(wú)權(quán)中止此寫(xiě)操作過(guò)程配置讀/寫(xiě)周期是PCI具有自動(dòng)配置能力的體現(xiàn)；PCI有三個(gè)相互獨(dú)立的物理地址空間，即存儲(chǔ)器、I/O、配置空間；所有PCI設(shè)備必須提供配置空間，而多功能設(shè)備要為每一實(shí)現(xiàn)功能提供一個(gè)配置空間，CPU通過(guò)HOST橋和兩個(gè)32位寄存器(配置地址、配置數(shù)據(jù))來(lái)訪問(wèn)PCI設(shè)備的配置空間，即HOST橋根據(jù)CPU提供給這兩個(gè)寄存器的值，生成PCI總線的讀寫(xiě)周期，完成配置數(shù)據(jù)的讀出或?qū)懭氩僮麟p地址周期用于主方指示它正在使用64位地址PCI總線周期的操作過(guò)程——以數(shù)據(jù)傳送類的總線周期為例

PCI讀操作總線周期時(shí)序圖圖中的環(huán)形箭頭符號(hào)表示某信號(hào)線由一個(gè)設(shè)備驅(qū)動(dòng)轉(zhuǎn)換成另一設(shè)備驅(qū)動(dòng)的過(guò)渡期，避免兩個(gè)設(shè)備同時(shí)驅(qū)動(dòng)一條信號(hào)線的沖突

PCI總線周期操作過(guò)程的特點(diǎn)：

(1)采用同步時(shí)序協(xié)議：總線上所有事件，即信號(hào)電平轉(zhuǎn)換出現(xiàn)在時(shí)鐘信號(hào)的下跳沿時(shí)刻，而對(duì)信號(hào)的采樣出現(xiàn)在時(shí)鐘信號(hào)的上跳沿時(shí)刻

(2)總線周期由被授權(quán)的主方啟動(dòng)，以幀F(xiàn)RAME#信號(hào)變?yōu)橛行?lái)指示一個(gè)總線周期的開(kāi)始

(3)一個(gè)總線周期由一個(gè)地址期和一個(gè)或多個(gè)數(shù)據(jù)期組成，在地址期內(nèi)除給出目標(biāo)地址外，還在C/BE#線上給出總線命令以指明總線周期類型6.5.4總線周期操作(4)地址期為一個(gè)總線時(shí)鐘周期，一個(gè)數(shù)據(jù)期在沒(méi)有等待狀態(tài)下也是一個(gè)時(shí)鐘周期；一次數(shù)據(jù)傳送是在掛鉤信號(hào)IRDY#和TRDY#都有效情況下完成，任一信號(hào)無(wú)效(在時(shí)鐘上跳沿被對(duì)方采樣到)，都將加入等待狀態(tài)(5)總線周期長(zhǎng)度由主方確定，在總線周期期間FRAME#持續(xù)有效，但在最后一個(gè)數(shù)據(jù)期開(kāi)始前撤除；由此可見(jiàn)，PCI的數(shù)據(jù)傳送以猝發(fā)式傳送為基本機(jī)制，且PCI具有無(wú)限制的猝發(fā)能力，猝發(fā)長(zhǎng)度由主方確定，沒(méi)有對(duì)猝發(fā)長(zhǎng)度加以固定限制(6)主方啟動(dòng)一個(gè)總線周期時(shí)要求目標(biāo)方確認(rèn)，即在FRAME#變?yōu)橛行Ш湍繕?biāo)地址送上AD線后，目標(biāo)方延遲一個(gè)時(shí)鐘周期后必須以DEVSEL#有效予以響應(yīng)；否則，主設(shè)備中止總線周期(7)主方結(jié)束一個(gè)總線周期時(shí)不要求目標(biāo)方確認(rèn)，目標(biāo)方采樣到FRAME#信號(hào)已變?yōu)闊o(wú)效時(shí)，即知道下一數(shù)據(jù)傳送是最后一個(gè)數(shù)據(jù)期PCI總線采用集中式仲裁方式，每個(gè)PCI主設(shè)備都有獨(dú)立的REQ#(總線請(qǐng)求)和GNT#(總線授權(quán))兩條信號(hào)線PCI總線支持隱藏式仲裁，即在主設(shè)備A正在占用總線期間，中央仲裁器根據(jù)指定的算法裁決下一次總線的主方應(yīng)為主設(shè)備B時(shí)，它可以使GNT#A無(wú)效而使GNT#B有效(交換期)；隱藏式仲裁使裁決過(guò)程或在總線空閑期進(jìn)行或在當(dāng)前總線周期內(nèi)進(jìn)行，提高了總線利用率一個(gè)提出申請(qǐng)并被授權(quán)的主設(shè)備，應(yīng)在FRAME#、IRDY#線已釋放的條件下盡快開(kāi)始新的總線周期操作，自FRAME#、IRDY#信號(hào)變?yōu)闊o(wú)效開(kāi)始起，