數(shù)字電子與EDA技術(shù)知到章節(jié)測(cè)試答案智慧樹(shù)2023年最新廣東工貿(mào)職業(yè)技術(shù)學(xué)院第一章測(cè)試

八進(jìn)制數(shù)（6）10比十六進(jìn)制數(shù)（6）16小。

參考答案:

錯(cuò)

異或函數(shù)與同或函數(shù)在邏輯上互為反函數(shù)。

參考答案:

對(duì)

若兩個(gè)函數(shù)具有不同的邏輯函數(shù)式，則兩個(gè)邏輯函數(shù)必然不相等。

參考答案:

錯(cuò)

與非門(mén)可以用作反相器。

參考答案:

對(duì)

離散的，不連續(xù)的信號(hào)，稱(chēng)為（）。

參考答案:

模擬信號(hào)

第二章測(cè)試

組合邏輯電路不具有記憶功能

參考答案:

對(duì)

組合邏輯電路分和設(shè)計(jì)是兩個(gè)相反的過(guò)程

參考答案:

對(duì)

對(duì)于二進(jìn)制編碼器當(dāng)輸入信號(hào)的個(gè)數(shù)為8個(gè)信號(hào)時(shí)，對(duì)應(yīng)輸出變量的位數(shù)為（）

參考答案:

3

對(duì)于普通編碼器在任何時(shí)刻只允許一個(gè)輸入端請(qǐng)求編碼，否則輸出發(fā)生混亂

參考答案:

對(duì)

對(duì)于二進(jìn)制譯碼器，當(dāng)輸入為2個(gè)二進(jìn)制代碼，則輸出為（）個(gè)變量。

參考答案:

4

第三章測(cè)試

組合邏輯電路的輸出是由此刻的輸入決定的，和之前的狀態(tài)有關(guān)系。

參考答案:

錯(cuò)

觸發(fā)器有兩個(gè)穩(wěn)態(tài)，存儲(chǔ)8位二進(jìn)制信息要（）個(gè)觸發(fā)器。

參考答案:

8

觸發(fā)器根據(jù)邏輯功能可分為（）。

參考答案:

D觸發(fā)器;RS觸發(fā)器;T觸發(fā)器;JK觸發(fā)器

組合邏輯電路的描述方法有（）。

參考答案:

邏輯函數(shù)表達(dá)式;波形圖;真值表

觸發(fā)器有()個(gè)穩(wěn)態(tài)，用0和1來(lái)表示。

參考答案:

2

第四章測(cè)試

時(shí)序邏輯電路包括組合邏輯電路和存儲(chǔ)電路

參考答案:

對(duì)

計(jì)數(shù)器按照計(jì)數(shù)過(guò)程的不同分為二進(jìn)制、十進(jìn)制和任意進(jìn)制計(jì)數(shù)器

參考答案:

錯(cuò)

同步時(shí)序電路和異步時(shí)序電路比較，最顯著差異前者（）。

參考答案:

有統(tǒng)一的時(shí)鐘脈沖控制

以下是74LS161的特點(diǎn)的是：

參考答案:

超前進(jìn)位功能;同步計(jì)數(shù);異步置零;預(yù)置數(shù)

能夠暫時(shí)存儲(chǔ)二進(jìn)制數(shù)據(jù)或代碼的電路稱(chēng)為寄存器

參考答案:

對(duì)

第五章測(cè)試

EDA的中文含義是電子設(shè)計(jì)自動(dòng)化。

參考答案:

對(duì)

大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類(lèi)，基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置。

參考答案:

對(duì)

大規(guī)?？删幊唐骷饕蠧PLD和FPGA兩類(lèi)，其中CPLD通過(guò)可編程乘積項(xiàng)邏輯實(shí)現(xiàn)其邏輯功能。

參考答案:

對(duì)

MAX系列器件屬于A(yíng)ltera公司生產(chǎn)的。

參考答案:

對(duì)

數(shù)字電路中用“1”和“0”分別表示兩種狀態(tài),二者無(wú)大小之分。

參考答案:

對(duì)

不屬于EDA技術(shù)的基本特征。（）

參考答案:

增加設(shè)計(jì)成本和周期

不屬于簡(jiǎn)單可編程邏輯器件（SPLD）的一項(xiàng)是()。

參考答案:

CPLD

在C語(yǔ)言的基礎(chǔ)上演化而來(lái)的硬件描述語(yǔ)言是

參考答案:

VerilogHDL

以下器件中不屬于A(yíng)ltera公司生產(chǎn)的是（）。

參考答案:

Virtex系列器件

基于PLD芯片的設(shè)計(jì)稱(chēng)之為（）的設(shè)計(jì)

參考答案:

自底向上

第六章測(cè)試

IF語(yǔ)句、CASE語(yǔ)句、PROCESS語(yǔ)句都屬于并行語(yǔ)句。

參考答案:

錯(cuò)

process語(yǔ)句屬于并行語(yǔ)句。

參考答案:

對(duì)

進(jìn)程中的變量賦值語(yǔ)句，其變量更新是立即完成的。

參考答案:

對(duì)

一個(gè)項(xiàng)目的輸入輸出端口是定義在結(jié)構(gòu)體中的。

參考答案:

錯(cuò)

下列標(biāo)識(shí)符中，（）是不合法的標(biāo)識(shí)符

參考答案:

9moon

不屬于順序語(yǔ)句的是（）。

參考答案:

PROCESS語(yǔ)句

VHDL語(yǔ)言共支持四種常用庫(kù)，其中哪種庫(kù)是用戶(hù)的VHDL設(shè)計(jì)現(xiàn)行工作庫(kù)（）

參考答案:

WORK工作庫(kù)

對(duì)于信號(hào)和變量的說(shuō)法，哪一個(gè)是不正確的（）

參考答案:

信號(hào)用于作為進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單元

下列語(yǔ)句中，屬于并行語(yǔ)句的是（）

參考答案:

進(jìn)程語(yǔ)句

在VHDL中，標(biāo)準(zhǔn)邏輯位數(shù)據(jù)類(lèi)型STD_LOGIC有（）種邏輯值

參考答案:

9

第七章測(cè)試

變量是局部量可以寫(xiě)在（）

參考答案:

進(jìn)程中

變量和信號(hào)的描述正確的是（）

參考答案:

信號(hào)可以帶出進(jìn)程

下列關(guān)于VHDL中信號(hào)說(shuō)法不正確的是（）

參考答案:

信號(hào)值輸入信號(hào)時(shí)采用代入符“：=”，而不是賦值符”<=”，同時(shí)信號(hào)可以附加延時(shí)

VHDL語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言，一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，實(shí)體描述的是（）

參考答案:

器件外部特性

在VHDL中，用語(yǔ)句（）表示檢測(cè)clock的上升沿

參考答案:

clock’EVENTANDclock=’1’

Quartus2中編譯VHDL源程序時(shí)要求文件名和實(shí)體名要相同。

參考答案:

對(duì)

一個(gè)系統(tǒng)的輸入輸出信號(hào)是定義在結(jié)構(gòu)體中。

參考答案:

錯(cuò)

VHDL語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言，一個(gè)設(shè)計(jì)實(shí)體（電路