基于SPIFLASH的FPGA多重配置現(xiàn)代硬件設(shè)計(jì)規(guī)模逐漸增大，單個(gè)程序功能越來越復(fù)雜，當(dāng)把多個(gè)功能復(fù)雜的程序集成到一個(gè)FPGA上實(shí)現(xiàn)時(shí)，由于各個(gè)程序的數(shù)據(jù)通路及所占用的資源可能沖突，使得FPGA控制模塊的結(jié)構(gòu)臃腫，影響了整個(gè)系統(tǒng)工作效率。通過FPGA的多重配置可以有效地精簡(jiǎn)控制結(jié)構(gòu)的設(shè)計(jì)，同時(shí)可以用邏輯資源較少的FPGA器件實(shí)現(xiàn)需要很大資源才能實(shí)現(xiàn)的程序。以Virtex5系列開發(fā)板和配置存儲(chǔ)器SPIFLASH為基礎(chǔ)，從硬件電路和軟件設(shè)計(jì)兩個(gè)方面對(duì)多重配置進(jìn)行分析，給出了多重配置實(shí)現(xiàn)的具體步驟，對(duì)實(shí)現(xiàn)復(fù)雜硬件設(shè)計(jì)工程有一定的參考價(jià)值。0引言現(xiàn)代硬件程序設(shè)計(jì)規(guī)模越來越大，功能越來越復(fù)雜，當(dāng)多個(gè)應(yīng)用程序同時(shí)在一個(gè)硬件平臺(tái)上實(shí)現(xiàn)時(shí)，各個(gè)程序的資源使用和數(shù)據(jù)通路可能會(huì)沖突，這增加了控制電路設(shè)計(jì)的復(fù)雜程度，給開發(fā)人員增加了工作量和開發(fā)難度。通過多重配置，可以將多個(gè)應(yīng)用程序根據(jù)需要分時(shí)加載到FPGA中，不僅精簡(jiǎn)了電路設(shè)計(jì)，而且使系統(tǒng)更加靈活。FPGA多重配置的特點(diǎn)可以讓特定條件下的用戶選擇片上資源不多的FPGA去實(shí)現(xiàn)需要很多資源FPGA才能實(shí)現(xiàn)的功能，這大大降低了開發(fā)費(fèi)用，同時(shí)提高了FPGA的利用率。Xilinx公司Virtex5系列的FPGA具有多重配置的特性，允許用戶在不掉電重啟的情況下，根據(jù)不同時(shí)刻的需求，可以從FLASH中貯存的多個(gè)比特文件選擇加載其中的一個(gè)，實(shí)現(xiàn)系統(tǒng)功能的變換。1總體設(shè)計(jì)當(dāng)FPGA完成上電自動(dòng)加載初始化的比特流后，可以通過觸發(fā)FPGA內(nèi)部的多重啟動(dòng)事件使得FPGA從外部配置存儲(chǔ)器（SPIFLASH）指定的地址自動(dòng)下載一個(gè)新的比特流來重新配置。FPGA的多重配置可以通過多種方式來實(shí)現(xiàn)。本文采用的是基于ICAP核的狀態(tài)機(jī)編碼方式。通過調(diào)用Xilinx自帶的ICAP核，編寫狀態(tài)機(jī)按照一定的指令流程對(duì)ICAP核進(jìn)行不斷的配置，可以控制FPGA重新配置。這種方式可以在源代碼中加很多注釋，讓后來的開發(fā)者很清楚地明白ICAP核指令流順序，以及多重配置地址計(jì)算方法，是一種簡(jiǎn)單實(shí)用的實(shí)現(xiàn)方法。1.1硬件電路多重配置的硬件主要包括FPGA板卡和貯存配置文件的FLASH芯片。FPGA選用XILINX公司Virtex-5系列中的ML507，該產(chǎn)品針對(duì)FPGA多重配置增加了專用的內(nèi)部加載邏輯。FLASH芯片選用XILINX公司的SPIFLASH芯片M25P32，該芯片存貯空間為32Mb，存貯文件的數(shù)量與文件大小以及所使用的FPGA芯片有關(guān)。實(shí)現(xiàn)多重配置首先要將FPGA和外部配置存儲(chǔ)器連接為從SPIFLASH加載配置文件的模式。配置電路硬件連接框圖如圖1所示。在FPGA配置模式中，M2，M1，M0為0，0，1，這種配置模式對(duì)應(yīng)邊界掃描加上拉，F(xiàn)PGA在這種模式下所有的I/O只在配置期間有效。在配置完成后，不用的I/O將被浮空［5］.M2，M1，M0三個(gè)選擇開關(guān)對(duì)應(yīng)于ML507開發(fā)板上的SW3開關(guān)中的4，5，6位，在FPGA上電之前將上述開關(guān)撥為0，0，1狀態(tài)。1.2軟件設(shè)計(jì)從軟件設(shè)計(jì)的角度可以將FPGA多重配置主要分為兩個(gè)部分。第一部分是用戶自己開發(fā)的程序，這一部分包括用戶要在FPGA上邊實(shí)現(xiàn)的功能，同時(shí)也包括為重載模塊提供時(shí)鐘信號(hào)，以及觸發(fā)信號(hào)，本文觸發(fā)信號(hào)是通過用戶程序編寫串口通信協(xié)議棧來接收PC端傳輸?shù)臄?shù)字作為觸發(fā)信號(hào)。第二部分是FPGA重載配置模塊。FPGA多重配置首先要調(diào)用ICAP核，當(dāng)滿足觸發(fā)條件后，采用狀態(tài)機(jī)編碼的方式對(duì)ICAP核進(jìn)行賦值配置。FPGA多重配置的軟件結(jié)構(gòu)圖如圖2所示。重載模塊首先要調(diào)用ICAP核。ICAP原語在Xilinx的編譯軟件ISE中調(diào)用，調(diào)用路徑為Edit→LanguageTemplates，VHDL/Verilog→DevicePrimitiveInstantia-tion→Virtex5FPGA→Config/BSCANComponents→In-ternalConfigAccessPor（tICAP_VIRTEX5）。ICAP_VIRTEX5調(diào)用接口如下：ICAP核支持X8，X16，X32三種數(shù)據(jù)帶寬模式。在整個(gè)FPGA重配置的過程中并沒有用到ICAP核的輸出，因此在重載模塊的狀態(tài)機(jī)控制程序中不關(guān)注BUSY，O信號(hào)的值，可以不對(duì)它們賦值。用戶程序在使用接口時(shí)只需對(duì)CE，CLK，I，WRITE4個(gè)信