第7章VHDL語言與數(shù)字電路設(shè)計(jì)7.1電子設(shè)計(jì)自動(dòng)化（EDA）技術(shù)的發(fā)展7.2硬件描述語言對(duì)數(shù)字系統(tǒng)的描述7.3基于硬件描述語言的數(shù)字電路設(shè)計(jì)流程7.4

VHDL語言的基本文法7.5

VHDL語言對(duì)基本電路行為的描述方法7.6

VHDL語言對(duì)復(fù)雜電路行為的描述方法

7.1電子設(shè)計(jì)自動(dòng)化（EDA）技術(shù)的發(fā)展

硬件描述語言的產(chǎn)生和基于硬件描述語言的數(shù)字電路設(shè)計(jì)技術(shù)的發(fā)展，是隨著數(shù)字電路的計(jì)算機(jī)輔助設(shè)計(jì)，也稱為電子設(shè)計(jì)自動(dòng)化（EDA，ElectronicDesignAutomatic）的發(fā)展而逐步發(fā)展起來的。

集成電路設(shè)計(jì)自動(dòng)化系統(tǒng)的發(fā)展大致可以分為三個(gè)階段：20世紀(jì)70年代的第一代EDA系統(tǒng)，這一代EDA系統(tǒng)常稱為計(jì)算機(jī)輔助設(shè)計(jì)CAD系統(tǒng)；80年代的第二代EDA系統(tǒng)，常稱為計(jì)算機(jī)輔助工程CAE系統(tǒng)；90年代的第三代EDA系統(tǒng)，這一代EDA系統(tǒng)的特點(diǎn)是實(shí)現(xiàn)了高層次設(shè)計(jì)的自動(dòng)化。第一代EDA工具的特點(diǎn)是交互式圖形編輯設(shè)計(jì)，硬件采用16位小型機(jī)，邏輯圖輸入、邏輯模擬、電路模擬、版圖設(shè)計(jì)及版圖驗(yàn)證是分別進(jìn)行的，設(shè)計(jì)人員需要對(duì)設(shè)計(jì)內(nèi)容進(jìn)行多次的比較和修改才能得到正確的設(shè)計(jì)。

第一代CAD系統(tǒng)的引入使設(shè)計(jì)人員擺脫了繁鎖的、容易出錯(cuò)的手工畫圖的傳統(tǒng)方法，大大提高了效率，因而得到了迅速的推廣。但其缺點(diǎn)也是明顯的，主要表現(xiàn)為不能夠適應(yīng)規(guī)模較大的設(shè)計(jì)項(xiàng)目，而且設(shè)計(jì)周期長、費(fèi)用高，如果在投片以后發(fā)現(xiàn)原設(shè)計(jì)存在錯(cuò)誤，則不得不返工修改，其代價(jià)是高昂的。第二代EDA系統(tǒng)的特點(diǎn)是支持一致性檢查和后模擬功能。一致性檢查是指在版圖與電路之間的一致性檢查，即對(duì)版圖進(jìn)行版圖參數(shù)提取，得到相應(yīng)的電路圖，并將此電路圖與設(shè)計(jì)所依據(jù)的原電路圖進(jìn)行比較，從而檢查設(shè)計(jì)是否有錯(cuò)。后模擬是將版圖參數(shù)提取得到的版圖寄生參數(shù)引入電路圖，通過電路模擬進(jìn)一步檢查電路的時(shí)序關(guān)系和速度（在引入這些寄生參數(shù)后）是否仍符合原來設(shè)計(jì)要求。這些功能的引入有力地保證了一次投片成功率。但是一致性檢查和后模擬是在設(shè)計(jì)的最后階段才加以實(shí)施的，因而一旦發(fā)現(xiàn)錯(cuò)誤，就需修改版圖或修改電路，仍然要付出相當(dāng)大的代價(jià)。第三代EDA工具出現(xiàn)于20世紀(jì)90年代，隨著芯片的復(fù)雜程度愈來愈高，數(shù)萬門及數(shù)十萬門的電路設(shè)計(jì)越來越多，單是靠原理圖輸入方式已經(jīng)不堪忍受，采用硬件描述語言（HDL，HardwareDescribeLanguage）的設(shè)計(jì)方式就應(yīng)運(yùn)而生，設(shè)計(jì)工作從行為級(jí)、功能級(jí)開始，EDA向設(shè)計(jì)的高層次發(fā)展，這樣就出現(xiàn)了第三代EDA系統(tǒng)。

第三代EDA系統(tǒng)的特點(diǎn)是高層次設(shè)計(jì)的自動(dòng)化。該系統(tǒng)引入了硬件描述語言，一般采用VHDL或Verilog語言，同時(shí)引入了行為綜合和邏輯綜合工具。設(shè)計(jì)采用較高的抽象層次進(jìn)行描述，并按照層次式方法進(jìn)行管理，大大提高了處理復(fù)雜設(shè)計(jì)的能力，設(shè)計(jì)所需的周期也大幅度地縮短。綜合優(yōu)化工具的采用使芯片的面積、速度、功耗獲得了優(yōu)化，第三代EDA系統(tǒng)迅速得到了推廣應(yīng)用。高層次設(shè)計(jì)是與具體生產(chǎn)技術(shù)無關(guān)的，亦即與工藝無關(guān)。一個(gè)HDL原碼可以通過邏輯綜合工具綜合成為一個(gè)現(xiàn)場(chǎng)可編程門陣列，既FPGA電路，也可綜合成某一工藝所支持的專用集成電路，即ASIC電路。HDL原碼對(duì)于FPGA和ASIC是完全一樣的，僅需要更換不同的庫重新進(jìn)行綜合。隨著工藝技術(shù)的進(jìn)步，需要采用更先進(jìn)的工藝時(shí)，如從0.35μm技術(shù)轉(zhuǎn)移到0.18μm技術(shù)時(shí)，可利用原來所書寫的HDL原碼。前兩代的CAD設(shè)計(jì)系統(tǒng)是以軟件工具為核心的，第三代EDA系統(tǒng)是一個(gè)統(tǒng)一的、協(xié)同的、集成化的、以數(shù)據(jù)庫為核心的系統(tǒng)。它具有面向目標(biāo)的各種數(shù)據(jù)模型及數(shù)據(jù)管理系統(tǒng)，有一致性較好的用戶界面系統(tǒng)，有基于圖形界面的設(shè)計(jì)管理環(huán)境和設(shè)計(jì)管理系統(tǒng)。在此基礎(chǔ)上，第三代EDA系統(tǒng)實(shí)現(xiàn)了操作的協(xié)同性、結(jié)構(gòu)的開放性和系統(tǒng)的可移植性。其中操作的協(xié)同性是指可在多窗口的環(huán)境下同時(shí)運(yùn)行多個(gè)工具。例如，當(dāng)版圖編輯器完成了一個(gè)多邊形的設(shè)計(jì)時(shí)，該多邊形就被存入數(shù)據(jù)庫，被存入信息對(duì)版圖設(shè)計(jì)規(guī)則檢查器同樣有效。因此，允許在版圖過程中交替地進(jìn)行版圖設(shè)計(jì)規(guī)則檢查，以避免整個(gè)設(shè)計(jì)過程的反復(fù)。再如，當(dāng)在邏輯窗口中對(duì)該邏輯圖的某個(gè)節(jié)點(diǎn)進(jìn)行檢查時(shí)，在版圖窗口可同時(shí)看到該節(jié)點(diǎn)所對(duì)應(yīng)的版圖區(qū)域。這種協(xié)同操作的并行設(shè)計(jì)環(huán)境使設(shè)計(jì)者可同時(shí)訪問設(shè)計(jì)過程中的多種信息，并能分享設(shè)計(jì)數(shù)據(jù)。結(jié)構(gòu)的開放性是指通過一定的編程語言可以訪問統(tǒng)一的數(shù)據(jù)庫，同時(shí)在此結(jié)構(gòu)框架中可嵌入第三方所開發(fā)的設(shè)計(jì)軟件。系統(tǒng)的可移植性是指整個(gè)軟件系統(tǒng)可安裝到不同的硬件平臺(tái)上，這樣可組成一個(gè)由不同型號(hào)工作站所組成的設(shè)計(jì)系統(tǒng)，從而共享同一設(shè)計(jì)數(shù)據(jù)。也可由低價(jià)的個(gè)人計(jì)算機(jī)和高性能的工作站共同組成一個(gè)系統(tǒng)。

7.2硬件描述語言對(duì)數(shù)字系統(tǒng)的描述

VHDL作為一種經(jīng)典的硬件描述語言，它主要包含三方面的功能：實(shí)現(xiàn)電路系統(tǒng)的文檔化描述、支持系統(tǒng)仿真和支持系統(tǒng)綜合。VHDL語言和常規(guī)的程序編程語言有哪些區(qū)別和聯(lián)系呢？常規(guī)的程序編程語言主要用來實(shí)現(xiàn)數(shù)值運(yùn)算和數(shù)據(jù)處理，硬件描述語言則是對(duì)一個(gè)電路系統(tǒng)進(jìn)行描述。電路系統(tǒng)可以從不同的角度進(jìn)行描述：

·行為級(jí)：系統(tǒng)執(zhí)行什么樣的操作和處理。結(jié)構(gòu)級(jí)：系統(tǒng)是如何構(gòu)成的。

·功能特性：系統(tǒng)如何與外界進(jìn)行連接與交互。

·物理特性：系統(tǒng)的處理速度如何。

·同時(shí)，系統(tǒng)也可以按照不同的抽象級(jí)別進(jìn)行描述：

同時(shí)，系統(tǒng)也可以按照不同的抽象級(jí)別進(jìn)行描述：

·開關(guān)級(jí)：描述晶體管的開關(guān)行為。

·寄存器傳輸級(jí)：描述組合電路和時(shí)序電路的邏輯結(jié)構(gòu)?！ぶ噶罴?jí)體系結(jié)構(gòu)級(jí)：描述微處理器的功能行為。綜合這些不同的角度和抽象級(jí)別，數(shù)字系統(tǒng)的描述可以用Gajski和Kuhn提出的著名的Y圖來表示，如圖7－1所示。數(shù)字系統(tǒng)設(shè)計(jì)是圍繞圖中層次化的描述而逐步展開和細(xì)化的，硬件描述語言能夠在上述不同的抽象層次上對(duì)系統(tǒng)的各個(gè)方面進(jìn)行描述。硬件描述語言所描述的系統(tǒng)模型能夠在不同的抽象層次之間保持良好的互操作性，一方面實(shí)現(xiàn)了設(shè)計(jì)的工藝無關(guān)性，即模塊是可移植的；另一方面，支持設(shè)計(jì)的可重用和快速系統(tǒng)原型的實(shí)現(xiàn)。圖7－1數(shù)字系統(tǒng)設(shè)計(jì)所涵蓋的領(lǐng)域

7.3基于硬件描述語言的數(shù)字電路設(shè)計(jì)流程

與圖7－1相對(duì)應(yīng)，基于硬件描述語言的數(shù)字電路設(shè)計(jì)包含高層次綜合、邏輯綜合和物理綜合三個(gè)階段的工作。

高層次綜合也稱為行為級(jí)綜合(BehavioralSynthesis)，它的任務(wù)是將一個(gè)設(shè)計(jì)的行為級(jí)描述轉(zhuǎn)換成寄存器傳輸級(jí)的結(jié)構(gòu)描述。其設(shè)計(jì)步驟是，首先翻譯和分析設(shè)計(jì)的HDL語言描述，在給定的一組性能、面積和功耗的條件下，確定需要哪些硬件資源，如執(zhí)行單元、存儲(chǔ)器、控制器、總線等，通常稱這一步為資源分配（Allocation）；其次確定在這一結(jié)構(gòu)中各種操作的次序，通常稱這一步為調(diào)度（Scheduling）。同時(shí)還可通過行為級(jí)和寄存器傳輸級(jí)硬件仿真進(jìn)行驗(yàn)證。由于實(shí)現(xiàn)同一功能可以有多種硬件結(jié)構(gòu)，因此高層次綜合的目的就是要在滿足目標(biāo)和約束的條件下，找到一個(gè)代價(jià)最小的硬件結(jié)構(gòu)，并使設(shè)計(jì)的功能最佳。

邏輯綜合是將邏輯級(jí)的行為描述轉(zhuǎn)換成邏輯級(jí)的結(jié)構(gòu)描述，即邏輯門級(jí)網(wǎng)表。邏輯級(jí)的行為描述可以是狀態(tài)轉(zhuǎn)移圖、有限狀態(tài)機(jī)，也可以是布爾方程、真值表或硬件描述語言。邏輯綜合過程還包括一些優(yōu)化步驟，如資源共享、連接優(yōu)化和時(shí)鐘分配等。優(yōu)化目標(biāo)是面積最小、速度最快、功耗最低或它們之間的折衷。邏輯綜合分成兩個(gè)階段：首先是與工藝無關(guān)的階段，此階段采用布爾操作或代數(shù)操作技術(shù)來優(yōu)化邏輯；其次是工藝映射階段，此階段根據(jù)電路的性質(zhì)（如組合型或時(shí)序型）及采用的結(jié)構(gòu)（多層邏輯、PLD或FPGA）作出具體的映射，將與工藝無關(guān)的描述轉(zhuǎn)換成門級(jí)網(wǎng)表或PLD（或FPGA）的專門文件。邏輯綜合優(yōu)化完成后，還需要進(jìn)行細(xì)致的時(shí)延分析和時(shí)延優(yōu)化。此外還要進(jìn)行邏輯仿真，邏輯仿真是保證設(shè)計(jì)正確的關(guān)鍵步驟。過去通常采用軟件模擬的方法，近年來則強(qiáng)調(diào)硬件仿真手段，如通過PLD或FPGA進(jìn)行仿真。邏輯綜合還包含測(cè)試綜合的步驟，測(cè)試綜合實(shí)現(xiàn)自動(dòng)測(cè)試圖形生成（ATPG，AutomaticTestPatternGeneration)，為可測(cè)性提供高故障覆蓋率的測(cè)試圖形。測(cè)試綜合還可以消去設(shè)計(jì)中的冗余邏輯，診斷不可測(cè)試的邏輯結(jié)構(gòu)，還能夠自動(dòng)插入可測(cè)性結(jié)構(gòu)。物理綜合也稱版圖綜合(LayoutSynthesis)，它的任務(wù)是將門級(jí)網(wǎng)表自動(dòng)轉(zhuǎn)換成版圖，即完成布圖。

與傳統(tǒng)的電路設(shè)計(jì)方法相比，基于硬件描述語言的數(shù)字電路設(shè)計(jì)方法具有以下四方面的優(yōu)勢(shì)：

(1）采用自上向下（Top－down）的設(shè)計(jì)方法。所謂自上向下的設(shè)計(jì)方法，就是從系統(tǒng)總體要求出發(fā)，自上而下地逐步將設(shè)計(jì)內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計(jì)。在利用HDL的硬件設(shè)計(jì)方法中，設(shè)計(jì)由自上而下分成三個(gè)層次對(duì)系統(tǒng)硬件進(jìn)行設(shè)計(jì)。第一層次是行為描述。所謂行為描述，實(shí)質(zhì)上就是對(duì)整個(gè)系統(tǒng)的數(shù)學(xué)模型的描述。在行為描述階段，并不真正考慮實(shí)際的操作和算法用什么方法來實(shí)現(xiàn)，考慮更多的是系統(tǒng)結(jié)構(gòu)及其工作過程是否能達(dá)到系統(tǒng)結(jié)構(gòu)及用戶規(guī)格的要求，通過對(duì)系統(tǒng)行為描述的仿真來發(fā)現(xiàn)設(shè)計(jì)中存在的問題。第二層次是RTL描述。這一層次稱為寄存器傳輸描述（即數(shù)據(jù)流描述）。用行為方式描述的系統(tǒng)結(jié)構(gòu)的抽象程度高，很難直接映射到具體邏輯元的硬件實(shí)現(xiàn)。要想得到硬件的具體實(shí)現(xiàn)，必須將以行為方式描述的VHDL程序改寫為以RTL方式描述的VHDL程序，才能導(dǎo)出系統(tǒng)的邏輯表達(dá)式，最終才能進(jìn)行邏輯綜合。在完成編寫RTL方式的描述程序以后，再用仿真工具對(duì)RTL方式描述的程序進(jìn)行仿真。如果這一步仿真通過，那么就可以用邏輯綜合工具進(jìn)行綜合了。

第三層次是邏輯綜合。邏輯綜合階段是利用邏輯綜合工具將RTL方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件（門級(jí)網(wǎng)表），之后對(duì)門級(jí)網(wǎng)表再進(jìn)行仿真，并檢查定時(shí)關(guān)系。（2）采用系統(tǒng)早期仿真。從自上而下的設(shè)計(jì)過程可以看到，在系統(tǒng)設(shè)計(jì)過程中要進(jìn)行三次仿真，即行為層次仿真、RTL層次仿真和門級(jí)層次仿真，也就是進(jìn)行系統(tǒng)數(shù)學(xué)模型的仿真、系統(tǒng)數(shù)據(jù)流的仿真和系統(tǒng)門電路原理的仿真。這三級(jí)仿真貫穿系統(tǒng)硬件設(shè)計(jì)的全過程，從而可以在系統(tǒng)設(shè)計(jì)早期發(fā)現(xiàn)設(shè)計(jì)中存在的問題。與傳統(tǒng)設(shè)計(jì)的后期仿真相比，早期仿真可大大縮短系統(tǒng)的設(shè)計(jì)周期，節(jié)約大量的人力和物力。（3）降低硬件電路設(shè)計(jì)難度。在采用傳統(tǒng)的硬件電路設(shè)計(jì)方法時(shí)，往往要求設(shè)計(jì)者寫出該