3.1VHDL基本知識VHDL作為IEEE標(biāo)準(zhǔn)的硬件描述語言和EDA的重要組成部分，經(jīng)過十幾年的發(fā)展、應(yīng)用和完善，以其強大的系統(tǒng)描述能力、規(guī)范的程序設(shè)計結(jié)構(gòu)、靈活的語言表達(dá)風(fēng)格和多層次的仿真測試手段，在電子設(shè)計領(lǐng)域受到了普遍的認(rèn)同和廣泛的接受，成為現(xiàn)代EDA領(lǐng)域的首選硬件設(shè)計語言。專家認(rèn)為，在新世紀(jì)中，VHDL與Verilog語言將承擔(dān)起幾乎全部的數(shù)字系統(tǒng)設(shè)計任務(wù)。3.1.1VHDL程序設(shè)計基本結(jié)構(gòu)

結(jié)構(gòu)體（ARCHITECTURE）進(jìn)程或其它并行結(jié)構(gòu)實體（ENTITY）配置（CONFIGURATION）庫、程序包設(shè)計實體

1、庫、程序包庫（LIBRARY）——存放預(yù)先設(shè)計好的程序包和數(shù)據(jù)的集合體。程序包（PACKAGE）——將已定義的數(shù)據(jù)類型、元件調(diào)用說明及子程序收集在一起，供VHDL設(shè)計實體共享和調(diào)用，若干個包則形成庫。IEEE庫包括：STD_LOGIC_1164STD_LOGIC_ARITH——是SYNOPSYS公司加入IEEE庫程序包，包括：STD_LOGIC_SIGNED（有符號數(shù)）STD_LOGIC_UNSIGNED（無符號數(shù)）STD_LOGIC_SMALL_INT(小整型數(shù))VHDL’87版本使用IEEESTD1076-1987語法標(biāo)準(zhǔn)VHDL’93版本使用IEEESTD1076-1993語法標(biāo)準(zhǔn)例：LIBRARYIEEEUSEIEEESTD_LOGIC_1164.ALL描述器件的輸入、輸出端口數(shù)據(jù)類型中將要用到的IEEE的標(biāo)準(zhǔn)庫中的STD_LOGIC_1164程序包。

2、實體（ENTITY）說明格式： ENTITY實體名IS [類屬參數(shù)說明] [端口說明] END實體名；規(guī)則：（1）類屬參數(shù)說明必須放在端口說明之前，用于指定如矢量位數(shù)、延遲時間等參數(shù)。例如 GENERIC（m：TIME：=1ns）；--說明m是一個值為1ns的時間參數(shù)則程序語句：tmp1<=d0ANDse1AFTERm；--表示d0ANDse1經(jīng)1ns延遲后才送到tem1。（2）端口說明是描述器件的外部接口信號的說明，相當(dāng)于器件的引腳說明。其格式為：PORT（端口名{，端口名}：方向數(shù)據(jù)類型名； ：端口名{，端口名}：方向數(shù)據(jù)類型名）；

例如：PORT（a，b：INSTD_LOGIC；

s：INSTD_LOGIC；

y：OUTSTD_LOGIC）；端口方向包括：IN；--輸入，符號：OUT；--輸出，符號：INOUT；--雙向，符號：BUFFER；--具有讀功能的輸出，符號：DQBUFFER端口3、結(jié)構(gòu)體（ARCHITECTURE）——是基本設(shè)計單元的實體，用于指明設(shè)計基本單元的行為、元件及內(nèi)部連接關(guān)系，即定義設(shè)計單元的功能。結(jié)構(gòu)體的結(jié)構(gòu)：ARCHITECTURE結(jié)構(gòu)體名OF實體名IS[說明語句]；--為內(nèi)部信號、常數(shù)、數(shù)據(jù)類型、函數(shù)定義BEGIN[功能描述語句]ENDARCHITECTURE結(jié)構(gòu)體名；例如：或門的結(jié)構(gòu)體

ARCHITECTUREor1OFtemp1IS SIGNALy：STD_LOGIC；BEGIN y<=aORb；

ENDARCHITECTUREor1；4、配置（CONFIGURATION）——把特定的結(jié)構(gòu)體關(guān)聯(lián)（指定給）一個確定的實體，為大型系統(tǒng)的設(shè)計提供管理和工程組織。3.1.2基本邏輯器件的描述

1、或門的描述LIBRARYIEEE；USEIEEE.STD

LOGIC

1164.ALL;ENTITYor1ISPORT（ a，b：INSTD_LOGIC；

y：OUTSTD

LOGIC）；ENDor1；ARCHITECTUREexample1OFor1ISBEGIN y<=aORb; ENDexample1；2、半加器的描述LIBRARYIEEE；USEIEEE.STD

LOGIC

1164.ALL;ENTITYh_adderISPORT（ a，b：INSTD

LOGIC；

so，co：OUTSTD

LOGIC）；ENDh_adder；ARCHITECTUREexample2OFh_adderISBEGIN so<=aXORb; co<=aANDb;ENDexample2；absoco3、2選1數(shù)據(jù)選擇器的描述LIBRARYIEEE；USEIEEE.STD

LOGIC

1164.ALL;ENTITYmux21ISPORT（a，b：INSTD

LOGIC；

s：INSTD

LOGIC；

y：OUTSTD

LOGIC）；ENDmux21；ARCHITECTUREexample3OFmux21ISBEGIN y<=aWHENs=’0’ELSE b；ENDARCHITECTUREexample3；absy4、鎖存器的描述qDQenadLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYlatch1ISPORT( d :INSTD_LOGIC; ena :INSTD_LOGIC; q :OUTSTD_LOGIC);ENDlatch1;ARCHITECTUREexample4OFlatch1ISSIG