4.1觸發(fā)器

4.2集成觸發(fā)器

4.3同步時序電路的分析

*4.4典型同步時序電路的設(shè)計

4.5小規(guī)模時序電路的計算機仿真第4章小規(guī)模時序電路及其應(yīng)用在數(shù)字系統(tǒng)中常常需要存儲各種數(shù)字信息，圖4-1所示的U盤、MP3以及計算機中的內(nèi)存都存儲了大量數(shù)字信息。它們?yōu)槭裁淳哂杏洃浌δ苣?？本章將討論時序邏輯電路中的記憶單元。圖4-1常用的存儲器件（a）計算機內(nèi)存條；（b）U盤；（c）MP3圖4-2是機械開關(guān)S在閉合的瞬間產(chǎn)生的抖動現(xiàn)象，即開關(guān)S在閉合瞬間，UA與UB兩點的電位可能會發(fā)生抖動，這種抖動在電路中是不允許的。如何才能消除抖動呢？如果將UA、UB兩點接入觸發(fā)器的輸入端，將觸發(fā)器的輸出作為開關(guān)狀態(tài)輸出，此時輸出就可以避免抖動現(xiàn)象。通過對觸發(fā)器的工作原理學(xué)習(xí)，就可以清楚消除抖動的原理。本節(jié)首先介紹基本觸發(fā)器和時鐘觸發(fā)器。4.1觸發(fā)器

圖4-2開關(guān)電路及抖動現(xiàn)象4.1.1基本RS觸發(fā)器

1.邏輯功能

基本RS觸發(fā)器可以由不同邏輯門構(gòu)成。圖4-3(a)所示為用兩個與非門交叉反饋構(gòu)成的基本RS觸發(fā)器。該觸發(fā)器有兩個互補的輸出端Q和，、為觸發(fā)器的兩個輸入端，也稱激勵端。其中R端稱為清0(Reset)端，也稱復(fù)位端；S端稱為置1(Set)端，也稱置位端。我們常用Q端的邏輯電平表示觸發(fā)器所處的狀態(tài)。若Q端為邏輯電平1，端為邏輯電平0，稱觸發(fā)器處于“1”狀態(tài)。反之Q端為邏輯電平0，則稱觸發(fā)器處于“0”狀態(tài)。圖4-3(b)所示為基本RS觸發(fā)器的邏輯符號，輸入端的小圓圈表示僅當(dāng)?shù)碗娖阶饔糜谳斎攵藭r觸發(fā)器狀態(tài)才會發(fā)生翻轉(zhuǎn)。因此，我們稱該觸發(fā)器是由低電平觸發(fā)，或稱該觸發(fā)器輸入低電平有效。圖4-3由與非門構(gòu)成的基本RS觸發(fā)器

(a)邏輯圖；(b)國標符號

該觸發(fā)器的和兩個輸入端共有四種輸入組合，現(xiàn)分別闡述如下。

(1)若=1、=1，則狀態(tài)不變。電路一旦進入某種狀態(tài)，那么它就穩(wěn)定在這個狀態(tài)。根據(jù)門電路的基本邏輯功能，在和端均為邏輯高電平1的情況下，它的輸出可能是Q=0，=1或者Q=1，=0。該過程稱觸發(fā)器保持。

(2)若=0、=1，則觸發(fā)器置0。當(dāng)在端保持高電平1，而在端加上負脈沖或低電平時，則不論觸發(fā)器原來狀態(tài)如何，在端負脈沖作用下，觸發(fā)器的新狀態(tài)總是0。該過程稱觸發(fā)器置0（復(fù)位）。

(3)若=1、=0，則觸發(fā)器置1。當(dāng)在端保持高電平1，而在端加上負脈沖或低電平時，則不論觸發(fā)器原來狀態(tài)如何，在端負脈沖作用下，觸發(fā)器的新狀態(tài)肯定為1，該過程稱為觸發(fā)器置1（置位）。

(4)不允許出現(xiàn)=0、=0的情況。一方面，當(dāng)和

端同時加入負脈沖或低電平時，兩個與非門輸出同時為高電平，這破壞了觸發(fā)器兩個輸出端應(yīng)該是互補的邏輯關(guān)系；另一方面，若這兩個負脈沖同時撤走，觸發(fā)器的狀態(tài)將是不確定的。因此，我們規(guī)定和端不得同時為0。

2.功能描述

1)真值表

觸發(fā)器當(dāng)前的狀態(tài)稱為“現(xiàn)態(tài)”，用Qn表示。而輸入信號作用后觸發(fā)器的狀態(tài)稱為“次態(tài)”，用Qn+1表示。

真值表以表格的形式反映了觸發(fā)器從現(xiàn)態(tài)Qn向次態(tài)Qn+1轉(zhuǎn)移的規(guī)律。用真值表來表示觸發(fā)器的邏輯功能，適合在時序邏輯電路的分析中使用。

基本RS觸發(fā)器的真值表如表4-1所示。該表詳細列出了次態(tài)Qn+1與現(xiàn)態(tài)Qn及當(dāng)前輸入之間的關(guān)系。由于=00這種輸入是禁止出現(xiàn)的，所以可在真值表中相應(yīng)的格內(nèi)填入Φ（無關(guān)項）。表4-1基本RS觸發(fā)器真值表

2)特征方程

基本RS觸發(fā)器的次態(tài)與現(xiàn)態(tài)及輸入間的關(guān)系也可以用邏輯函數(shù)表示。將基本RS觸發(fā)器的真值表填入卡諾圖，得到Qn+1函數(shù)的卡諾圖，如圖4-4所示。通過卡諾圖化簡得到

表4-2給出了幾種典型的集成RS觸發(fā)器，供使用者選用。

74LS279是一種典型的四RS觸發(fā)器，其電路引腳圖和封裝圖如圖4-5所示。表4-2典型集成RS觸發(fā)器圖4-5四RS觸發(fā)器74LS279（a）原理及引腳圖；（b）邏輯符號；(c)外引腳圖；(d)雙列直插式16腳封裝圖

【例4.1】已知基本RS觸發(fā)器和端的輸入

波形，試畫出Q端的輸出波形。

解：設(shè)觸發(fā)器初態(tài)為“0”，根據(jù)RS觸發(fā)器的真值表，若

=0、=1，則觸發(fā)器置0（相當(dāng)于存儲數(shù)據(jù)0）；若

=1、=0，則觸發(fā)器置1（相當(dāng)于存儲數(shù)據(jù)1）。

所以，Q對應(yīng)和的輸出波形如圖4-6所示。圖4-6例4.1基本RS觸發(fā)器波形圖基本RS觸發(fā)器可用于防抖動開關(guān)，其電路如圖4-7（a）所示。為消除抖動，可將UA和UB兩點接入RS觸發(fā)器的輸入端，將RS觸發(fā)器的輸出Q和作為開關(guān)狀態(tài)輸出。由基本RS觸發(fā)器特性可知：當(dāng)開關(guān)S閉合在右邊時，UA=

=1,UB=

=0，Q置1,為0，此時即使開關(guān)抖動，UB=變化，Q也會保持1,保持0；當(dāng)開關(guān)S閉合在左邊時，UA=

=0,UB=

=1，Q置0,為1，此時即使開關(guān)抖動，UA=變化，Q也會保持0,保持1。其開關(guān)反跳現(xiàn)象及改善后的波形圖如圖4-7（b）所示。圖4-7防抖動開關(guān)（a）電路圖;（b）開關(guān)反跳現(xiàn)象及改善后的波形圖4.1.2時鐘RS觸發(fā)器

時鐘RS觸發(fā)器又稱為同步RS觸發(fā)器。

基本RS觸發(fā)器具有直接復(fù)位置位的功能。也就是說，當(dāng)和端輸入信號發(fā)生變化時，觸發(fā)器的狀態(tài)就會立即改變。在實際應(yīng)用中，常要求多個觸發(fā)器在一個控制信號作用下按節(jié)拍同步工作，該控制信號稱為時鐘信號,簡稱時鐘，用CP表示。觸發(fā)器的翻轉(zhuǎn)受時鐘脈沖控制，而翻轉(zhuǎn)狀態(tài)由輸入信號和Qn決定，這就是時鐘觸發(fā)器。其基本單元電路即時鐘RS觸發(fā)器。

1.電路結(jié)構(gòu)及工作原理

同步RS觸發(fā)器的邏輯電路如圖4-8(a)所示。CP為時鐘脈沖輸入端，簡稱時鐘端或CP端。圖4-8(b)所示為時鐘RS觸發(fā)器的邏輯符號。圖中CP是控制關(guān)聯(lián)符，R和S是輸入端定義符號。

圖中1S、1R和C1表示只有在S或R輸入為1時，CP=1才能使觸發(fā)器置1或清0。此種國際關(guān)聯(lián)標注法也適用于其它觸發(fā)器。圖4-8時鐘RS觸發(fā)器(a)邏輯圖；(b)國標符號；（c）用74HC00實現(xiàn)的時鐘RS觸發(fā)器

2.功能描述

由以上分析可以得出：

當(dāng)CP=0時，觸發(fā)器保持原狀態(tài)不變。

當(dāng)CP=1時，觸發(fā)器的狀態(tài)隨輸入信號的不同而改變，變化的規(guī)律可用圖4-9(a)所示的狀態(tài)圖、圖4-9(b)所示的狀態(tài)卡諾圖、表4-3所示的特性表以及下述特征方程及約束條件

來描述。

其特征方程及約束條件為圖4-9時鐘RS觸發(fā)器狀態(tài)圖及狀態(tài)表表4-3時鐘RS觸發(fā)器真值表

【例4.2】已知時鐘RS觸發(fā)器CP、R、S端的輸入波形，試畫出Q端的輸出波形。

解：設(shè)觸發(fā)器初態(tài)為“0”，根據(jù)時鐘RS觸發(fā)器的真值表，當(dāng)CP=1時，若R=0、S=1，則觸發(fā)器置1；若R=1、S=0，則觸發(fā)器置0。

在圖4-10中，當(dāng)?shù)谝粋€脈沖作用時(CP=1)，觸發(fā)器輸入S=R=0，可知觸發(fā)器此時處于保持狀態(tài)，故Q不變化。當(dāng)?shù)诙€脈沖作用時，觸發(fā)器輸入S=1、R=0，處于置1狀態(tài)，故Q=1。當(dāng)?shù)谒膫€脈沖作用時，觸發(fā)器輸入S=0、R=1，處于置0狀態(tài)，故Q=0。依此類推。

所以Q對應(yīng)CP、R、S的輸出波形如圖4-10所示。圖4-10時鐘RS觸發(fā)器波形圖4.1.3時鐘D觸發(fā)器

時鐘D觸發(fā)器又稱為鐘控D觸發(fā)器，也常常稱為D鎖存器。如果在時鐘RS觸發(fā)器的S端與R端之間接入一非門，只在S端加入輸入信號，S端改稱為數(shù)據(jù)端D，則時鐘RS觸發(fā)器就轉(zhuǎn)換成了時鐘D觸發(fā)器，如圖4-11所示。這樣一來，無論D端狀態(tài)如何，都可滿足時鐘RS觸發(fā)器的約束條件。由時鐘RS觸發(fā)器的特征方程可直接求出時鐘D觸發(fā)器的特征方程為

其真值表如表4-4所示。圖4-11時鐘D觸發(fā)器(a)邏輯圖；(b)國標符號表4-4時鐘D觸發(fā)器真值表74LS75是一種典型的四時鐘D觸發(fā)器，其邏輯符號、電路引腳和封裝如圖4-12所示。圖4-12四時鐘D觸發(fā)器74LS75(a)邏輯符號；(b)電路引腳和封裝圖時鐘觸發(fā)器一般采用電平觸發(fā)，而邊沿觸發(fā)器采用時鐘CP脈沖邊沿觸發(fā)，即在時鐘CP脈沖上升沿或者下降沿時觸發(fā)。它們就其邏輯功能而言可分為D觸發(fā)器、JK觸發(fā)器和T觸發(fā)器等。

集成觸發(fā)器應(yīng)用非常廣泛，圖4-13所示為D觸發(fā)器的應(yīng)用電路。它是一個由四個D觸發(fā)器（74LS175）構(gòu)成的簡易的四人搶答器。4.2集成觸發(fā)器圖4-13四人搶答器4.2.1JK觸發(fā)器

目前，JK觸發(fā)器有多種結(jié)構(gòu)，主要分為主從觸發(fā)和邊沿觸發(fā)JK觸發(fā)器。本節(jié)主要討論上升沿和下降沿邊沿JK觸發(fā)器。不論哪種觸發(fā)方式的JK觸發(fā)器，其邏輯功能都是一樣的。圖4-14JK觸發(fā)器的邏輯符號

JK觸發(fā)器的邏輯符號中，符號“>”表示是動態(tài)輸入，表明該觸發(fā)器響應(yīng)加入該輸入端的邊沿。CP端的小圓圈表示該JK觸發(fā)器是在CP脈沖的下降沿觸發(fā)。

下降沿觸發(fā)的集成JK觸發(fā)器僅在CP脈沖的下降沿到來時狀態(tài)才改變一次，其狀態(tài)的變化取決于CP脈沖的下降沿到來之前瞬間JK的值。即在CP脈沖的下降沿到來時，若JK=10，則觸發(fā)器置1；若JK=01，則觸發(fā)器置0；若JK=00，則觸發(fā)器狀態(tài)保持不變；若JK=11，則觸發(fā)器狀態(tài)翻轉(zhuǎn)。

其特征方程為

JK觸發(fā)器的真值表如表4-6所示。表中符號↓表示觸發(fā)器是在CP的下降沿時觸發(fā)。表4-6JK觸發(fā)器真值表常用的集成JK觸發(fā)器如表4-7所示。它們的脈沖工作特性可查閱有關(guān)手冊，其中7472只含一個JK觸發(fā)器，它的J和K端均有三個輸入，這三個J端使J=J1·J2·J3，三個K端使K=K1·K2·K3。表4-7常用JK觸發(fā)器

【例4.3】下降沿觸發(fā)的JK觸發(fā)器的CP脈沖和輸入信號J、K的波形如圖4-15所示，畫出觸發(fā)器輸出Q的波形（設(shè)Q的初始狀態(tài)為“0”）。

解:由于下降沿JK觸發(fā)器是下降沿觸發(fā)的，因此，作圖時應(yīng)首先找出各CP脈沖的下降沿，再根據(jù)當(dāng)時的輸入信號J、K得出輸出Q，作出波形如圖4-15所示。圖4-15例4.3波形當(dāng)?shù)?個CP脈沖的下降沿到來時,JK=10，則觸發(fā)器置1，Q為1；當(dāng)?shù)冢矀€CP脈沖的下降沿到來時，JK=00，則觸發(fā)器狀態(tài)保持不變，Q仍為１；當(dāng)?shù)冢硞€CP脈沖的下降沿到來時，JK=01，則觸發(fā)器置0，Q為0；當(dāng)?shù)冢磦€CP脈沖的下降沿到來時，JK=00，則觸發(fā)器狀態(tài)保持不變，Q仍為0；當(dāng)?shù)冢祩€CP脈沖的下降沿到來時，JK=11，則觸發(fā)器狀態(tài)翻轉(zhuǎn)，Q轉(zhuǎn)變?yōu)?。

【例4.4】上升沿觸發(fā)的JK觸發(fā)器的CP脈沖和輸入信號J、K的波形如圖4-16所示，畫出觸發(fā)器輸出Q的波形（設(shè)Q的初始狀態(tài)為“0”）。

解:由于上升沿JK觸發(fā)器是上升沿觸發(fā)的，因此作圖時應(yīng)首先找出各CP脈沖的上升沿，再根據(jù)當(dāng)時的輸入信號J、K得出輸出Q，作出波形如圖4-16所示。

當(dāng)?shù)?個CP脈沖的上升沿到來時,JK=00，則Q為0；當(dāng)?shù)冢矀€CP脈沖的上升沿到來時，JK=10，則Q為１；當(dāng)?shù)冢硞€CP脈沖的上升沿到來時，JK=01，則Q為0；當(dāng)?shù)冢磦€CP脈沖的上升沿到來時，JK=11，則Q翻轉(zhuǎn)為1；當(dāng)?shù)冢祩€CP脈沖的上升沿到來時，JK=00，則Q仍為1。圖4-16例4.4波形4.2.2D觸發(fā)器

集成D觸發(fā)器與JK觸發(fā)器一樣有上升沿觸發(fā)和下降沿觸發(fā)兩種，其功能與時鐘D觸發(fā)器一樣。

本節(jié)重點討論維持阻塞結(jié)構(gòu)D觸發(fā)器，維持阻塞結(jié)構(gòu)D觸發(fā)器是上升沿觸發(fā)的D觸發(fā)器，其邏輯符號如圖4-17所示。圖中D為信號輸入端或稱為激勵端。符號“>”表示是動態(tài)輸入，在CP端處沒有小圓圈表示該D觸發(fā)器是在CP脈沖的上升沿觸發(fā)。圖4-17D觸發(fā)器邏輯符號該集成D觸發(fā)器僅僅在CP脈沖的上升沿到來時狀態(tài)才改變，其狀態(tài)的變化取決于CP脈沖的上升沿到來之前瞬間D的值。即不論觸發(fā)器原來狀態(tài)如何，若D=1，則CP脈沖的上升沿到來時就把1送入觸發(fā)器，即Q=1。在觸發(fā)器置1后，即使D變化，觸發(fā)器的狀態(tài)也不會改變。若D=0，則CP脈沖的上升沿到來時就把0送入觸發(fā)器，即Q=0。

這種D觸發(fā)器的特性方程為Qn+1=D，其邏輯功能如表4-8所示。表4-8維持阻塞D觸發(fā)器真值表常用的集成D觸發(fā)器如表4-9所示。表4-9常用集成D觸發(fā)器

【例4.5】維持阻塞D觸發(fā)器的CP脈沖和輸入信號D的波形如圖4-18(a)所示，畫出Q端的波形。

解:觸發(fā)器輸出Q的變化波形取決于CP脈沖及輸入信號D，由于維持阻塞D觸發(fā)器是上升沿觸發(fā)的，故作圖時應(yīng)首先找出各CP脈沖的上升沿，再根據(jù)當(dāng)時的輸入信號D得出輸出Q，作出波形如圖4-18(b)所示。圖4-18例4.5波形圖

【例4.6】畫出圖4-19所示D觸發(fā)器的Q輸出波形。

解：把D觸發(fā)器的輸出反饋回輸入端與D連接，則Qn+1=D=

n。根據(jù)邏輯符號可知,該觸發(fā)器是下降沿觸發(fā)的D觸發(fā)器。所以每來一個時鐘CP的下降沿Q變化一次。波形如圖4-19(b)所示。

Q的輸出波形的周期是CP脈沖周期的2倍，即頻率的一半，亦稱為二分頻電路。圖4-19D觸發(fā)器連成二分頻電路

(a)電路圖；(b)波形圖

4.2.3T觸發(fā)器

將JK觸發(fā)器的J、K兩端連在一起作為輸入端，便組成了T觸發(fā)器。根據(jù)JK觸發(fā)器的功能即可得到T觸發(fā)器功能。T觸發(fā)器的真值表如表4-10所示。其特征方程為

當(dāng)T觸發(fā)器T端恒為1時，即為T′觸發(fā)器，其特征方程為

這表示每輸入一個時鐘脈沖，觸發(fā)器狀態(tài)就改變一次，該觸發(fā)器在CP作用下處于計數(shù)狀態(tài)，所以稱它為計數(shù)型觸發(fā)器。表4-10T觸發(fā)器真值表4.2.4觸發(fā)器的直接置位和直接復(fù)位

集成觸發(fā)器還有另外一種形式，即帶有直接置位和直接復(fù)位端的觸發(fā)器。

例如，74112是一種典型的帶有直接置位端和直接復(fù)位端的雙JK觸發(fā)器，其電路原理、引腳圖及邏輯符號如圖4-20所示。它采用雙列直插式16腳封裝形式。圖4-2074112雙JK觸發(fā)器電路引腳圖(a)原理及引腳圖；(b)邏輯符號

例如，7474是一種典型的帶有直接置位和直接復(fù)位端的雙D觸發(fā)器，其電路原理、引腳圖及邏輯符號如圖4-21所示。它采用雙列直插式14腳封裝。圖4-217474雙D觸發(fā)器(a)內(nèi)部原理圖；(b)邏輯符號；

(c)原理及引腳圖；(d)雙列直插式14腳封裝圖4.3.1時序邏輯電路的一般結(jié)構(gòu)

時序邏輯電路一般由組合邏輯電路和存儲電路兩部分組成，其結(jié)構(gòu)模型如圖4-22所示。圖中，組合邏輯電路部分的輸入包括外部輸入和內(nèi)部輸入。4.3同步時序電路的分析

圖4-22時序邏輯電路的結(jié)構(gòu)模型4.3.2時序邏輯電路的一般分析方法

時序電路的分析，就是根據(jù)給定的時序邏輯電路的結(jié)構(gòu)，找出該時序電路在輸入信號及時鐘信號作用下，存儲電路狀態(tài)變化規(guī)律及電路的輸出，從而了解該時序電路所完成的邏輯功能。

分析過程一般按下列步驟進行：

(1)首先明確電路的組成及輸入、輸出信號，然后確定電路類型是同步時序邏輯電路還是異步時序邏輯電路。

(2)列出每個觸發(fā)器的驅(qū)動方程，即D觸發(fā)器D的邏輯表達式，JK觸發(fā)器J、K的邏輯表達式，T觸發(fā)器T的邏輯表達式，它反映了各個觸發(fā)器輸入信號的組合。由于異步時序邏輯電路沒有采用統(tǒng)一的時鐘脈沖，所以對于這類電路還必須列出每個觸發(fā)器的時鐘方程，即各個觸發(fā)器的CP信號表達式。

(3)將各個觸發(fā)器的驅(qū)動方程代入其特征方程，列出每個觸發(fā)器次態(tài)Qn+1的邏輯表達式，即前面所說的時序邏輯電路的狀態(tài)方程。

(4)列出電路輸出Z1…Zm的邏輯表達式。

(5)由每個觸發(fā)器的現(xiàn)態(tài)Qn及外部輸入X的各種可能組合，直接代入其次態(tài)方程及輸出方程，由此畫出電路的狀態(tài)轉(zhuǎn)移表及狀態(tài)轉(zhuǎn)移圖。

(6)根據(jù)狀態(tài)表及狀態(tài)圖所反映的電路狀態(tài)轉(zhuǎn)換關(guān)系，用語言或時序圖總結(jié)電路的邏輯功能。4.3.3同步時序邏輯電路分析舉例

【例4.8】分析圖4-23所示同步時序電路。

解：

(1)該邏輯電路由兩個上升沿觸發(fā)的D觸發(fā)器和一個或非門組成。該電路沒有外輸入變量，不存在獨立設(shè)置的輸出，而以電路的狀態(tài)Q直接作為輸出信號。由于兩個D觸發(fā)器采用同一個時鐘脈沖源，所以是同步時序邏輯電路。圖4-23例4.8邏輯電路

(2)寫出激勵方程。

(3)寫出次態(tài)方程。

(4)列狀態(tài)表，畫狀態(tài)圖。

列狀態(tài)表是分析過程的關(guān)鍵，其方法是先依次設(shè)定電路現(xiàn)態(tài)，再將其代入狀態(tài)方程，得出相應(yīng)次態(tài)。由次態(tài)方程得出該電路的狀態(tài)表如表4-11所示。表4-11例4.8狀態(tài)表由狀態(tài)表作出該電路的狀態(tài)圖如圖4-24所示。由狀態(tài)圖可見：00，01，10這3個狀態(tài)構(gòu)成了閉合回路。電路正常工作時，狀態(tài)總是按這個序列循環(huán)變化，這3個狀態(tài)稱有效狀態(tài)。

其它狀態(tài)稱無效狀態(tài)或多余狀態(tài)。由于它們都指向循環(huán)體中的某一狀態(tài)，因此除了電源剛接通時出現(xiàn)這些狀態(tài)外，一旦電路正常工作就不可能再出現(xiàn)這些狀態(tài)。電路中所有無效狀態(tài)都能通向有效狀態(tài)，則稱該電路具有自啟動能力。

所謂自啟動能力，指當(dāng)電源合上后，無論處于任何狀態(tài)，電路均能自動進入有效循環(huán)。否則稱為無自啟動能力。圖4-24例4.8狀態(tài)圖

(5)分析邏輯功能。

從以上分析可知，該電路每經(jīng)3個時鐘脈沖，狀態(tài)循環(huán)一次，因此這是一個具有自啟動能力的模3計數(shù)器(三進制計數(shù)器或3分頻器)。

【例4.9】時序邏輯電路如圖4-25所示，試分析它的邏輯功能。圖4-25例4.9電路圖

(1)確定電路時鐘脈沖觸發(fā)方式。

該電路由3個JK觸發(fā)器構(gòu)成。時鐘CP脈沖分別與每個觸發(fā)器的時鐘脈沖端相連，CP0=CP1=CP2=CP，輸出信號僅與狀態(tài)Q有關(guān)，因此電路是一個同步時序邏輯電路。

(2)寫出驅(qū)動方程。

J0=K0=1

J1=K1=Qn0

J2=K2=Qn1Qn0

(3)列狀態(tài)方程。

將上述驅(qū)動方程代入JK觸發(fā)器的特性方程中，得到電路的狀態(tài)方程為

(4)列狀態(tài)表。

列出狀態(tài)表如表4-12所示。

在列表時可首先假定電路的現(xiàn)態(tài)為000，代入狀態(tài)方程，得出電路的次態(tài)為001，再以001作為現(xiàn)態(tài)求出下一個次態(tài)010。如此反復(fù)進行，即可列出所分析電路的狀態(tài)表。

(5)畫狀態(tài)圖，如圖4-26所示。表4-12例4.9的狀態(tài)表圖4-26例4.9狀態(tài)圖

(6)畫時序圖。

設(shè)電路的初始狀態(tài)為000，根據(jù)狀態(tài)表和狀態(tài)圖，畫出時序圖，如圖4-27所示。圖4-27例4.9時序圖

(7)分析邏輯功能。

由狀態(tài)表、狀態(tài)圖和時序圖均可看出，此電路有8個有效工作狀態(tài)，在時鐘脈沖CP的作用下，由初始000狀態(tài)依次遞增到111狀態(tài)，其遞增規(guī)律為每輸入一個CP脈沖，電路輸出狀態(tài)按二進制運算規(guī)律加1。所以此電路是一個3位二進制同步加法計數(shù)器。

如果把計數(shù)器輸出作為存儲器的地址，那么我們就可以按順序訪問存儲器中的數(shù)據(jù)。其關(guān)系圖如圖4-28所示。圖4-28順序訪問存儲器圖4.4.1設(shè)計步驟

同步時序電路的設(shè)計步驟如下：

（1）根據(jù)設(shè)計功能要求，畫狀態(tài)圖。

這是整個時序電路設(shè)計中關(guān)鍵的一步，是以下設(shè)計的依據(jù)。對于初學(xué)者來說，往往要對被設(shè)計電路的邏輯要求先進行分析，建立狀態(tài)圖，然后再列狀態(tài)表。在較為熟練以后，也可直接列出狀態(tài)表而不畫狀態(tài)圖。*4.4典型同步時序電路的設(shè)計（2）選擇觸發(fā)器類型，根據(jù)電路的狀態(tài)數(shù)確定所需的觸發(fā)器的個數(shù)，然后導(dǎo)出狀態(tài)方程，再列出電路的輸出方程及觸發(fā)器的驅(qū)動方程。

（3）根據(jù)輸出方程及驅(qū)動方程，可以畫出基于觸發(fā)器的邏輯電路圖。4.4.2設(shè)計舉例

【例4.10】用下降沿觸發(fā)的JK觸發(fā)器設(shè)計一個同步計數(shù)器，其狀態(tài)轉(zhuǎn)移圖如圖4-29所示。寫出狀態(tài)方程和驅(qū)動方程，畫出邏輯電路圖。圖4-29同步計數(shù)器狀態(tài)轉(zhuǎn)移圖(1)根據(jù)狀態(tài)轉(zhuǎn)移圖列出編碼狀態(tài)表，如表4-13所示。表4-13例4.10狀態(tài)表

(2)由狀態(tài)方程確定驅(qū)動方程和輸出方程。

由表4-13的狀態(tài)轉(zhuǎn)換表可以畫出圖4-30所示的次態(tài)卡諾圖及輸出卡諾圖。

根據(jù)次態(tài)卡諾圖寫出次態(tài)方程為圖4-30例4.10卡諾圖

(a)Qn+11次態(tài)卡諾圖;