第５章時序邏輯電路5.1時序邏輯電路概述5.2時序邏輯電路分析5.3典型時序邏輯電路5.4同步時序邏輯電路的設(shè)計5.5時序邏輯電路仿真實驗實驗與實訓本章小結(jié)習題5.1時序邏輯電路概述

5.1.1時序邏輯電路的概念

圖如圖5.1.1所示。圖中，組合邏輯電路的外（部）輸出Z1…Zj是整個時序邏輯電路的輸出，而內(nèi)部邏輯輸出D1…Dm則作為記憶電路的輸入，X1…Xi是組合邏輯電路的外（部）輸入，Q1…Qn是組合邏輯電路的內(nèi)（部）輸入，也是記憶電路的輸出。圖5.1.1時序邏輯電路原理框圖由圖5.1.1可寫出其邏輯函數(shù)式

Zi＝fi(X1，X2，…，Xn，Q1，Q2，…，Qn)

i＝1，…，j)(5.1.1)

Dk＝gk(X1，X2，…,Xn，Q1，Q2，…，Qn)

(k＝1，…，m)（5.1.2）

式（5.1.1）稱為輸出函數(shù)，式（5.1.2）稱為控制函數(shù)或激勵函數(shù)。

從圖5.1.1可以看出時序邏輯電路在結(jié)構(gòu)上有兩個特點:

（1）在一般情況下，電路包含有組合邏輯電路和存儲電路兩部分；

（2）組合邏輯電路至少有一個輸出反饋到存儲電路的輸入端，而存儲電路的輸出中至少有一個是組合邏輯電路的輸入，與當前的其他外輸入共同決定電路當前的輸出。5.1.2時序邏輯電路分類

根據(jù)存儲電路中的觸發(fā)器動作特點的不同，時序邏輯電路可分為同步時序邏輯電路和異步時序邏輯電路兩大類。在同步時序邏輯電路中，各觸發(fā)器單元的時鐘輸入端有一個統(tǒng)一的時鐘脈沖，各存儲單元狀態(tài)的轉(zhuǎn)換都是在同一時鐘信號的操作下同時進行的，并且時鐘脈沖間隔不能過短，只有在前一時鐘脈沖所引起的電路響應完全結(jié)束之后，也就是電路已進入新的穩(wěn)態(tài)之后，下一個時鐘才能到來，否則會發(fā)生邏輯混亂。而在異步時序邏輯電路中，各觸發(fā)器的時鐘輸入端沒有統(tǒng)一的時鐘信號，各存儲單元狀態(tài)的改變不是同時發(fā)生的；或者電路中沒有時鐘脈沖，如由兩個與非門構(gòu)成的基本RS觸發(fā)器，如圖5.1.2所示。圖5.1.2異步時序邏輯電路模型根據(jù)輸出信號的特點，又可將時序邏輯電路分為米利（Mealy）型和穆爾（Moore）型兩種。所謂米利型電路，是指電路的輸出狀態(tài)不僅與存儲電路的狀態(tài)有關(guān)，還與當前的外輸入信號有關(guān)，如圖5.1.3（a）所示，其輸出函數(shù)可用式（5.1.1）表示。而穆爾型電路是指電路的輸

出狀態(tài)僅與存儲電路的狀態(tài)有關(guān)而與外輸入信號無關(guān)，或者沒有外輸入信號，如圖5.1.3（b）所示，其輸出函數(shù)可用式（5.1.3）表示。

Zi＝fi(Q1，Q2，…，Qn)(i＝1，…

，j)（5.1.3）圖5.1.3同步時序邏輯電路模型（a）米利型；（b）穆爾型課堂活動

一、課堂提問和討論

1.組合邏輯電路和時序邏輯電路在邏輯功能和電路結(jié)構(gòu)上有何區(qū)別？

2.同步時序電路和異步時序電路有什么不同？

3.米利型和穆爾型電路在結(jié)構(gòu)上有何區(qū)別？

二、學生演講和演板

試畫出時序邏輯電路的結(jié)構(gòu)框圖。

5.2時序邏輯電路分析

5.2.1同步時序邏輯電路分析的一般步驟

與組合邏輯電路的分析相類似，時序邏輯電路的分析就是通過閱讀邏輯電路圖，找出電路的狀態(tài)和輸出的狀態(tài)在輸入變量與時鐘信號的作用下的轉(zhuǎn)換規(guī)律，并分析它們的邏輯功能。具體的分析步驟不盡相同，首先討論同步時序邏輯電路的分析方法，其一般步驟如下：（1）分析電路的組成。

（2）根據(jù)所給出的邏輯圖寫出每個觸發(fā)器的驅(qū)動方程（存儲電路中各觸發(fā)器輸入信號的函數(shù)式，又叫激勵函數(shù)）；根據(jù)所給出的邏輯圖寫出整個時序邏輯電路的各輸出方程（各外輸出函數(shù)），組成輸出方程組。（3）將所得到的驅(qū)動方程代入相應觸發(fā)器的特性方程，求得每個觸發(fā)器的次態(tài)方程。而由這些次態(tài)方程可得到整個時序電路的次態(tài)方程組。

（4）根據(jù)所得次態(tài)方程組和輸出方程組，列出同步時序邏輯電路的狀態(tài)轉(zhuǎn)換真值表。

（5）根據(jù)所得狀態(tài)轉(zhuǎn)換真值表畫出該電路的狀態(tài)轉(zhuǎn)換圖和時序圖。

（6）根據(jù)狀態(tài)轉(zhuǎn)換表、狀態(tài)轉(zhuǎn)換圖和時序圖描述電路的邏輯功能。

5.2.2同步時序邏輯電路分析舉例

［例5.2.1］分析如圖5.2.1所示的同步時序邏輯電路。圖5.2.1例5.2.1同步時序邏輯電路［解］（1）分析電路組成。組合邏輯部分是一個與門，存儲電路是兩級JK觸發(fā)器，有一個外輸入X和一個外輸出Z。

（2）根據(jù)所給出的邏輯電路圖寫出驅(qū)動方程和外輸出方程。

驅(qū)動方程：（5.2.1）外輸出方程：

Z＝XQ2Q1（5.2.2）（3）將所得到的驅(qū)動方程代入相應觸發(fā)器的特性方程，求得每個觸發(fā)器的次態(tài)方程。

JK觸發(fā)器的特性方程：

Qn+1＝JQ+KQ

將式(5.2.1)代入上式得次態(tài)方程組：(5.2.3)（4）根據(jù)所得次態(tài)方程組（式(5.2.3)）和外輸出方程（式(5.2.2)），列出狀態(tài)轉(zhuǎn)換真值表。

若將任何一組輸入變量以及電路初始狀態(tài)（任意現(xiàn)態(tài)）的取值代入次態(tài)方程和外輸出方程，即可算出電路的次態(tài)及輸出值，以得到的次態(tài)作為新的初始狀態(tài)，和此時的外輸入變量取值再次代入次態(tài)方程和輸出方程進行計算，又可得到一組新的次態(tài)和輸出值，如此繼續(xù)，將全部的現(xiàn)態(tài)逐一代入方程并將計算結(jié)果列成真值表的形式，這就是狀態(tài)轉(zhuǎn)換真值表。該電路有一個外輸入X和一個外輸出Z，兩個狀態(tài)變量Q2和Q1（內(nèi)輸入），所以該電路有8種輸入組合，根據(jù)式(5.2.3)和式(5.2.2)可求出每一種組合的輸出Z和次態(tài)Q1n+1、

Q2n+1的值。例5.2.1的狀態(tài)轉(zhuǎn)換真值表如表5.2.1所示。（5）在狀態(tài)圖中，圓圈及圈內(nèi)的字母或數(shù)字表示電路的各個狀態(tài)，連線及箭頭表示狀態(tài)轉(zhuǎn)換方向（由現(xiàn)態(tài)到次態(tài)），當箭頭的起點和終點都在同一個圓圈上時，則表示狀態(tài)不變。標在連線一側(cè)的數(shù)表示狀態(tài)轉(zhuǎn)換前輸入信號的取值和輸出值。通常將輸入信號的取值寫在斜線以上，輸出值寫在斜線以下。由于存儲電路由兩個觸發(fā)器構(gòu)成，所以電路的狀態(tài)組合有四種，可假設(shè)電路現(xiàn)態(tài)Q2Q1為00、01、10和11，畫出狀態(tài)轉(zhuǎn)換圖如圖5.2.2所示。圖5.2.2例5.2.1狀態(tài)轉(zhuǎn)換圖設(shè)電路的初始狀態(tài)Q2Q1＝00，根據(jù)狀態(tài)轉(zhuǎn)換表和狀態(tài)轉(zhuǎn)換圖畫出該電路在一系列CP脈沖作用下的時序圖，如圖5.2.3所示。圖5.2.3例5.2.1時序圖（6）描述電路邏輯功能。

從狀態(tài)轉(zhuǎn)換真值表、狀態(tài)轉(zhuǎn)換圖和時序圖可以看出，當X＝0時，電路狀態(tài)保持不變，而當X=1時，電路狀態(tài)在CP脈沖的作用下按照00→01→10→11→00的循環(huán)轉(zhuǎn)換，并且每四個CP脈沖作用后，即計數(shù)到11時，Z輸出一個進位脈沖。由此可知該電路是一個可控的模4二進制加法計數(shù)器。［例5.2.2］已知如圖5.2.4所示的同步時序邏輯電路，請分析其邏輯功能。圖5.2.4例5.2.2同步時序邏輯電路［解］（1）分析電路組成。該電路無外輸入和外輸出，存儲電路由三級JK觸發(fā)器構(gòu)成。

（2）根據(jù)所給出的邏輯電路圖寫出驅(qū)動方程：(5.2.4)（3）將所得到的驅(qū)動方程代入相應觸發(fā)器的特性方程，求得次態(tài)方程組：

JK觸發(fā)器的特性方程：

Qn+1＝JQ+KQ

將式(5.2.4)代入上式得次態(tài)方程組：(5.2.5)（4）根據(jù)所得次態(tài)方程組（式(5.2.5)）和輸出方程（式(5.2.4)），列出狀態(tài)轉(zhuǎn)換真值表，如表5.2.2所示。（5）根據(jù)狀態(tài)轉(zhuǎn)換真值表畫出該電路的狀態(tài)轉(zhuǎn)換圖。該存儲電路由三個觸發(fā)器構(gòu)成，所以電路的狀態(tài)組合有8種，可假設(shè)電路現(xiàn)態(tài)Q3Q2Q1為000、001、010、011、100、101、110、111，其狀態(tài)轉(zhuǎn)換圖如圖5.2.5所示。圖5.2.5例5.2.2狀態(tài)轉(zhuǎn)換圖設(shè)電路的初始狀態(tài)Q3Q2Q1＝000，畫出該電路的時序圖，如圖5.2.6所示。圖5.2.6例5.2.2時序圖

（6）描述電路邏輯功能。

從狀態(tài)轉(zhuǎn)換真值表、狀態(tài)轉(zhuǎn)換圖和時序圖可以看出，三個觸發(fā)器共8個狀態(tài)，其中有5個狀態(tài)是有效狀態(tài)，構(gòu)成有效循環(huán)，另三個狀態(tài)是無效狀態(tài)(偏離態(tài))。電路狀態(tài)在CP脈沖的作用下按照000→001→010→011→100→000的循環(huán)轉(zhuǎn)換，所以它是一個五進制同步加法計數(shù)器。判斷能否自啟動的方法是：當電源開始加電或者工作中遇到外界干擾情況進入無效狀態(tài)110、111、101時，在經(jīng)過一個CP脈沖后可以進入有效循環(huán)，例如無效狀態(tài)111在經(jīng)過一個CP脈沖后轉(zhuǎn)換成有效狀態(tài)000，從而進入有效循環(huán)。這種能夠通過CP脈沖從無效狀態(tài)自動進入有效狀態(tài)的電路稱其具有自啟動能力，反之則無自啟動能力。綜上所述，該電路是一個可自啟動的五進制同步加法計數(shù)器。［例5.2.3］已知圖5.2.7所示的同步時序邏輯電路，試分析其邏輯功能。圖5.2.7例5.2.3同步時序邏輯電路［解］（1）分析電路組成。此電路無外輸入和外輸出，三個輸出由觸發(fā)器的狀態(tài)提供，存儲電路由三級D觸發(fā)器構(gòu)成。

（2）根據(jù)所給出的邏輯電路圖寫出驅(qū)動方程和外輸出方程。

驅(qū)動方程：(5.2.6)外輸出方程：

（5.2.7）（3）將所得到的驅(qū)動方程代入相應觸發(fā)器的特性方程，得到次態(tài)方程組：

D觸發(fā)器的特性方程：

Qn+1＝D

將式（5.2.6）代入上式得次態(tài)方程組：

（5.2.8）（4）列狀態(tài)轉(zhuǎn)換真值表，如表5.2.3所示。（6）描述電路邏輯功能。

從狀態(tài)轉(zhuǎn)換圖可見，001、010、100這三個狀態(tài)形成了閉合回路，在電路正常工作時，電路狀態(tài)總是按照回路中的箭頭方向循環(huán)變化的，這三個狀態(tài)為有效狀態(tài)，其余的五個狀態(tài)為無效狀態(tài)(偏離態(tài))。從該電路的狀態(tài)轉(zhuǎn)換真值表和狀態(tài)轉(zhuǎn)換圖不太容易直接看出此電路的邏輯功能，而由它的時序圖可見，這個電路在正常工作時，各觸發(fā)器的輸出端輪流出現(xiàn)一個脈沖信號，其脈沖寬度為一個CP周期，即1TCP，循環(huán)周期為3TCP；這個動作可以看做是在CP脈沖作用下，電路把寬度為1TCP的脈沖依次分配給Q0、Q1、Q2各端，所以該電路的功能為脈沖分配器或節(jié)拍脈沖產(chǎn)生器。由狀態(tài)轉(zhuǎn)換圖可知,若此電路由于某種原因進入無效狀態(tài)時，在CP脈沖作用后，電路能自動回到有效序列，所以此電路具有自啟動能力。5.2.3異步時序邏輯電路分析

異步時序邏輯電路與同步時序邏輯電路的分析方法基本相同。在異步時序邏輯電路中，由于沒有統(tǒng)一的時鐘脈沖，分析時必須注意，觸發(fā)器只有在加到其CP端上的信號有效時，才有可能改變狀態(tài)。CP信號無效或沒有CP信號時，觸發(fā)器都將保持原有狀態(tài)不變。因此，在考慮各觸發(fā)器狀態(tài)轉(zhuǎn)換時，除考慮驅(qū)動信號的情況外，還必須考慮其CP端的情況，即根據(jù)各觸發(fā)器的時鐘信號CP的邏輯表達式及觸發(fā)方式，確定各CP端是否有觸發(fā)信號作用（對于由上升沿觸發(fā)的觸發(fā)器而言，當其CP端的信號由0變?yōu)?時，有觸發(fā)信號作用；對于由下降沿觸發(fā)的觸發(fā)器而言，當其CP端的信號由1變?yōu)?時，有觸發(fā)信號作用）。有觸發(fā)信號作用的觸發(fā)器能改變狀態(tài)，無觸發(fā)信號作用的觸發(fā)器則保持原有的狀態(tài)不變。

由此可見異步時序邏輯電路的分析步驟要比同步時序邏輯電路復雜。下面我們通過一個異步時序邏輯電路的例題，來說明異步時序邏輯電路的分析方法。［例5.2.4］已知如圖5.2.10所示的異步時序邏輯電路，試分析其邏輯功能。圖5.2.10例5.2.4異步時序邏輯電路［解］（1）分析電路組成。在此電路中，CP2未與時鐘脈沖源CP相連，屬異步時序邏輯電路；組合邏輯部分是一個與門，存儲電路是兩級D觸發(fā)器，無外輸入，但

有一個外輸出Z。

（2）根據(jù)所給出的邏輯電路圖寫出時鐘方程、驅(qū)動方程以及次態(tài)方程組。

時鐘方程：(5.2.9)驅(qū)動方程：（5.2.10）（3）各觸發(fā)器的次態(tài)方程組：（5.2.11）（4）狀態(tài)轉(zhuǎn)換真值表如表5.2.4所示。（5）狀態(tài)圖和時序圖。狀態(tài)轉(zhuǎn)換圖如圖5.2.11所示，時序圖如圖5.2.12所示。圖5.2.11例5.2.4狀態(tài)轉(zhuǎn)換圖圖5.2.12例5.2.4時序圖（6）描述電路邏輯功能。

由狀態(tài)圖和時序圖可知，電路狀態(tài)在CP脈沖的作用下按照00→11→10→01→00的循環(huán)轉(zhuǎn)換，并且每四個CP脈沖作用后，即計數(shù)到11時，Z輸出一個借位脈沖。故知此電路是一個異步四進制減法計數(shù)器，Z是借位信號；也可把該電路看做一個序列信號發(fā)生器。四個CP周期為輸出序列脈沖信號Z的重復周期。課堂活動

一、課堂提問和討論

1.如何理解時序電路中的現(xiàn)態(tài)和次態(tài)，它們之間有何關(guān)系？

2.如何理解時序電路分析中出現(xiàn)的驅(qū)動方程、特性方程和次態(tài)方程？

3.同步時序邏輯電路和異步時序邏輯電路在分析方法上有什么不同？

4.如何判斷時序電路的狀態(tài)中哪些是有效狀態(tài)?哪些是無效狀態(tài)？二、學生演講和演板

1.已知圖5.2.13所示的時序邏輯電路，請寫出其驅(qū)動方程和次態(tài)方程。

2.已知圖5.2.14所示的時序邏輯電路，請分析其邏輯功能，寫出其驅(qū)動方程、次態(tài)方程和輸出方程，列出狀態(tài)轉(zhuǎn)換真值表并畫出狀態(tài)轉(zhuǎn)換圖。圖5.2.13圖5.2.14三、小組活動

分小組討論，如何判斷一個時序邏輯電路是否具有自啟動能力？并判斷圖5.2.15所示時序電路能否自啟動。圖5.2.15四、課堂練習

1.已知圖5.2.16所示的時序邏輯電路，請分析其邏輯功能，寫出其驅(qū)動方程、次態(tài)方程和輸出方程，列出狀態(tài)轉(zhuǎn)換真值表并畫出狀態(tài)轉(zhuǎn)換圖。圖5.2.16

2.已知圖5.2.17所示的時序邏輯電路，請分析其邏輯功能，寫出其驅(qū)動方程、次態(tài)方程和輸出方程，列出狀態(tài)轉(zhuǎn)換真值表并畫出狀態(tài)轉(zhuǎn)換圖，檢查電路能否自啟動。圖5.2.17

3.已知圖5.2.18所示的時序邏輯電路，請分析其邏輯功能，寫出其驅(qū)動方程、次態(tài)方程和輸出方程，列出狀態(tài)轉(zhuǎn)換真值表并畫出狀態(tài)轉(zhuǎn)換圖，檢查電路能否自啟動。圖5.2.18

5.3典型時序邏輯電路

5.3.1寄存器

1.數(shù)碼寄存器

1）雙拍接收方式

(1)電路組成。

圖5.3.1所示為由基本RS觸發(fā)器和與非門組成的4位數(shù)碼寄存器，D3、D2、D1、D0依次為4位數(shù)碼輸入端，Q3、Q2、Q1、Q0為對應的4個輸出端，還有一個清零端，一個接收控制端。圖5.3.1雙拍接受方式的數(shù)碼寄存器

(2)工作過程。

第一拍：清零。用一個負脈沖（清零脈沖或復位脈沖）接入基本RS觸發(fā)器的R端，所有的觸發(fā)器置0，也稱復位到0狀態(tài)。

第二拍：寄存數(shù)碼。用一個正脈沖（接收脈沖或存數(shù)脈沖）將所有的與非門開啟，則數(shù)碼D3、D2、D1、D0輸入寄存器，D3、D2、D1、D0作為觸發(fā)器S端的輸入信號，而此時R端為高電平，Q3、Q2、Q1、Q0等于輸入的數(shù)碼D3、D2、D1、D0，輸入數(shù)據(jù)存入寄存器。

2）單拍接收方式的數(shù)碼寄存器

單拍接收方式的數(shù)碼寄存器不需要預先清零，只要接收脈沖到來，就可以將輸入數(shù)據(jù)存入寄存器，一拍就能完成寄存的過程。

如圖5.3.2所示，這種寄存器由四個相同的單元組成，每個單元由一個基本RS觸發(fā)器及相應的控制門組成，不難分析出每個單元就是一個D鎖存器。接收控制端就是D鎖存器的時鐘脈沖端CP，CP為高電平有效。圖5.3.2單拍數(shù)碼寄存器

D鎖存器特性方程為Qn+1=D(當CP的時鐘脈沖到來時)，因此當接收脈沖到來時，Q3n+1Q2n+1Q1n+1Q0n+1=D3D2D1D0，寄存器接收輸入數(shù)碼。為了克服空翻現(xiàn)象，我們還可以用主從RS、D、JK等觸發(fā)器組成數(shù)碼寄存器，這種寄存器在時鐘脈CP的上升沿或下降沿接收數(shù)碼。圖5.3.3為D觸發(fā)器構(gòu)成的數(shù)碼寄存器。圖5.3.3D觸發(fā)器構(gòu)成的數(shù)碼寄存器

3）中規(guī)模集成寄存器

中規(guī)模集成寄存器常見的有集成4位寄存器、集成6位寄存器、集成8位寄存器三種，一般都具有清零、接收、寄存和輸出等四種功能。也有一些器件為了實際需要，簡化電路為只有清零或禁止功能。圖5.3.4（a）就是集成4位寄存器74LS175的邏輯電路圖，它具有清零端，并且有互補輸出端，圖（b）是它的引腳圖。74LS175的功能如表5.3.1所示。圖5.3.474LS175邏輯圖和引腳圖(a)邏輯圖；(b)引腳圖

2.移位寄存器

1）單向移位寄存器

僅具有左移或右移功能的移位寄存器叫單向移位寄存器。按照移位的方向不同可以分為左移和右移兩種。一般把數(shù)據(jù)由低位向高位移動的寄存器稱為右移寄存器，反之稱為左移寄存器。按照數(shù)據(jù)寫入和讀出方式的不同，可以將這種寄存器分為串行輸入－串行輸出、串行輸入－并行輸出、并行輸入－串行輸出、并行輸入－并行輸出四種工作模式。一般通用性較強的集成移位寄存器都具有這四種工作模式。（1）串行輸入—串行輸出/并行輸出的單向移位寄存器。

圖5.3.5所示的寄存器由四個D觸發(fā)器組成，每個觸發(fā)器的Q端依次與下一個觸發(fā)器的D端相連。因此Q0n+1=D，Q1n+1=Q0n，Q2n+1=Q1n，Q3n+1=Q2n，只有第一個觸發(fā)器接收輸入數(shù)碼。現(xiàn)將數(shù)碼D3D2D1D0（1101）從高位串行輸入，具體過程是：當?shù)谝粋€時鐘上升沿過后，Q0n+1=D3=1，

FF0存入1；第二個CP上升沿過后，Q0n+1=D2=1，F(xiàn)F0存入1，同時由于Q1n+1=Q0n=1，D3擠入FF1。圖5.3.5單向移位串/并行輸入-串/并行輸出寄存器邏輯圖同理，第三個CP上升沿過后，D1存入FF0，D2擠入FF1，D3擠入FF2；第四個CP上升沿過后，D0存入FF0，D1擠入FF1，D2擠入FF2，D3擠入FF3。串行輸入完畢，數(shù)據(jù)D3D2D1D0=1101依次存入FF3、FF2、FF1、FF0，存入數(shù)據(jù)并行輸出Q3Q2Q1Q0=1101。也可以用功能表和時序圖來描述其邏輯功能，見表5.3.2和圖5.3.6。表5.3.2右移寄存器狀態(tài)表圖5.3.6右移寄存器時序圖

(2)串行/并行輸入—串行/并行輸出的單向移位寄存器。如圖5.3.5所示為右移串行/并行輸入—串行/并行輸出單向移位寄存器。

并行輸入的工作原理與串行輸入的工作原理基本相同，只是選用了D觸發(fā)器的SD端（置位端）作為并行輸入的輸入端，RD(置零端)作為清零端。SD、RD具有優(yōu)先功能，因

此并行輸入優(yōu)先于串行輸入。

2）雙向移位寄存器

數(shù)據(jù)既可以左移又可以右移的寄存器稱為雙向移位寄存器，圖5.3.7所示為一個基本的雙向移位寄存器邏輯圖。其中控制信號S和與或非門單元構(gòu)成了一個二選一數(shù)據(jù)選擇器，當右移信號到來S=1時，四個與或非門左邊的與門開啟，右邊的與門關(guān)閉。右移輸入數(shù)碼DSR取反以后，再經(jīng)與或非門取反，再從FF0的D端輸入（相當于右移輸入數(shù)碼DSR直接從D端輸入）。FF0的Q端經(jīng)過與或非門加到FF1的D端（相當于Q0直接從FF1的D端輸入），以此類推。

圖5.3.7雙向移位寄存器邏輯圖

3）中規(guī)模集成雙向移位寄存器

集成移位寄存器的種類很多，比較典型的是74194或CC40194，它們?yōu)?位雙向通用移位寄存器，兩者可以互

換使用，其引腳排列圖如圖5.3.8所示，其邏輯圖如圖5.3.9所示。圖5.3.874194引腳圖圖5.3.9雙向移位寄存器74194邏輯圖當S1＝S0＝1時，與或非門單元中中間的與門開啟，其他與門被鎖，中間與門的輸入信號B被選中，使觸發(fā)

器FF1的輸入端S＝B、R＝B，當CP到達時FF1被置成

QBn+1＝B，此時移位寄存器工作在并行置數(shù)狀態(tài)。

其他三個觸發(fā)器單元與FF1的工作原理基本一致，不再討論。根據(jù)以上分析可得出4位雙向移位寄存器74194的邏輯功能表，如表5.3.3所示。5.3.2計數(shù)器

計數(shù)器的種類非常多。若按計數(shù)器中的各觸發(fā)器單元狀態(tài)更新情況的不同可分為同步、異步計數(shù)器。同步計數(shù)器中各個觸發(fā)器受同一時鐘脈沖——輸入計數(shù)脈沖的控制，因此各觸發(fā)器狀態(tài)的更新是同步的；異步計數(shù)器中的輸入記數(shù)脈沖只控制其中的某幾個觸發(fā)器，而有的觸發(fā)器是以低位的進位信號作為時鐘控制信號的，各個觸發(fā)器狀態(tài)的更新不是同步的。按計數(shù)容量的不同，計數(shù)器可以分為二進制、十進制、N進制計數(shù)器。二進制計數(shù)器采用“逢二進一”的計數(shù)方式，若計數(shù)器由n個觸發(fā)器組成，則該計數(shù)器的最大容量為2n，計數(shù)循環(huán)狀態(tài)數(shù)M=2n，稱為模數(shù)，也叫計數(shù)容量。由于二進制計數(shù)器的模為2n，因此也稱為模2n計數(shù)器。若計數(shù)器只用了2n個計數(shù)狀態(tài)中的a種形成計數(shù)循環(huán)則稱為模a計數(shù)器，屬于非模2n計數(shù)器。十進制計數(shù)器就是非模2n計數(shù)器，它采用“逢十進一”的計數(shù)方式，可以選用2n個狀態(tài)

中任意十個形成計數(shù)循環(huán)，也稱模10計數(shù)器。

N進制計數(shù)器是采用“逢N進一”的計數(shù)方式，它是在計數(shù)長度2n中任意選出N個狀態(tài)形成的計數(shù)循環(huán)。

若按計數(shù)過程中數(shù)值增減的情況的不同，計數(shù)器可分為加法、減法和可逆計數(shù)器等。隨著脈沖的輸入作遞增計數(shù)的叫加法計數(shù)器，進行遞減計數(shù)的叫減法計數(shù)器，而可增可減的稱可逆計數(shù)器。

1.同步二進制計數(shù)器

1）同步二進制加法計數(shù)器

（1）電路組成。

為了便于初學者理解，我們從簡單的4位計數(shù)器開始分析。同步4位二進制加法計數(shù)器如圖5.3.10所示，由四個JK觸發(fā)器接成的T觸發(fā)器組成，各個觸發(fā)器均受同一時鐘脈沖

CP的控制。觸發(fā)器FF0、FF1、FF2、FF3的輸出端從低位到高位組成一個四位二進制數(shù)碼Q3Q2Q1Q0。圖5.3.10同步二進制計數(shù)器邏輯圖（2）工作原理。由于J0、K0懸空，T0=J0=K0=1，所以觸發(fā)器FF0為T′觸發(fā)器，CP每作用一次，F(xiàn)F0翻轉(zhuǎn)一次。FF0的現(xiàn)態(tài)又作為FF1次態(tài)的輸入，J1=K1=Q0，當CP到來時，若FF0的上一個狀態(tài)為0，F(xiàn)F1則翻轉(zhuǎn)，否則保持原態(tài)。同時FF0、FF1的現(xiàn)態(tài)作為FF2次態(tài)的輸入，T2=J2=K2=Q0Q1,

因此只有當FF0、FF1的上一個狀態(tài)均為1時，F(xiàn)F2才翻轉(zhuǎn)，只要有一個為0，F(xiàn)F2仍保持原態(tài)。同理可知，Ti=Ji=Ki=Qi－1·Qi－2…Q1·Q0，只有當?shù)臀痪鶠?時，Ti=1，觸發(fā)器翻轉(zhuǎn)；反之則保持不變。而二進制加法的運算規(guī)律是：在一個多位的二進制數(shù)的末位加上1，若其中第i位（任意一位）以下各位都為1時，則第i位狀態(tài)改變（由0變1或由1變0）；反之，若第i位以下各位有一個不是1時，第i位保持不變。但最低位的狀態(tài)每次加1都會改變。根據(jù)以上所述，發(fā)現(xiàn)該計數(shù)器正好符合二進制加法計數(shù)規(guī)律。具體如下：設(shè)觸發(fā)器初始狀態(tài)為0000，當?shù)谝粋€CP到來時，F(xiàn)F0觸發(fā)翻轉(zhuǎn)，Q0=1，由于第一個CP到來前瞬間Q0=0，使得J1=K1=0、J2=K2=0、J3=K3=0，所以FF1、FF2、FF3保持0態(tài)，計數(shù)器為0001態(tài)。當?shù)诙€CP到來時，F(xiàn)F0翻轉(zhuǎn)，Q0=0，由于第二個CP到來時J1=K1=1，J2=K2=0、J3=K3=0，所以FF1也發(fā)生翻轉(zhuǎn)，F(xiàn)F2保持，計數(shù)器為0010態(tài)。當?shù)谌齻€CP到來時，F(xiàn)F0翻轉(zhuǎn)，由于第三個CP到來時，J1=K1=0，J2=K2=0，因此FF1和FF2都保持，計數(shù)器為0011態(tài)。當?shù)谒膫€CP到來之時，F(xiàn)F0翻轉(zhuǎn)，而FF1和FF2的低位都為1，使得J1=K1=1，J2=K2=1，J3=K3=0，所以FF1和FF2都發(fā)生翻轉(zhuǎn)，計數(shù)器變?yōu)?100態(tài)。第五個CP到來……直到第16個CP到來，計數(shù)器回到0000狀態(tài)，并且產(chǎn)生一個進位輸出信號C＝Q3Q2Q1Q0。以此類推，可以得到一個計數(shù)循環(huán)的16個狀態(tài)，狀態(tài)轉(zhuǎn)換表如表5.3.4所示。通過狀態(tài)轉(zhuǎn)換表可知，這是一個按二進制計數(shù)規(guī)律遞增的計數(shù)器，計數(shù)長度M=2n（n＝4），是一個模16計數(shù)器，也是一個十六進制計數(shù)器，但由于它屬于模2n計數(shù)器，所以我們稱之為模16的二進制計數(shù)器。根據(jù)以上分析可很快得到此電路的狀態(tài)轉(zhuǎn)換圖和時序圖，見圖5.3.11和圖5.3.12。圖5.3.114位二進制加法計數(shù)器狀態(tài)轉(zhuǎn)換圖圖5.3.124位二進制加法計數(shù)器時序圖

(3)集成4位同步二進制加法計數(shù)器。

在實際使用的計數(shù)器芯片中，經(jīng)常需要附加一些控制電路以增加電路的功能和靈活性。圖5.3.13所示為中規(guī)模集成4位同步二進制加法計數(shù)器74161的邏輯圖和引腳圖。該電路除了具有二進制加法計數(shù)功能外，還具有預置數(shù)、保持狀態(tài)和異步清零等附加功能。其中，RD為異步清零端，CO為進位輸出端，LD為同步預置數(shù)使能端，D3～D0為同步并行數(shù)據(jù)輸入端，EP和ET為工作狀態(tài)控制端。圖5.3.13集成4位同步二進制加法計數(shù)器74161邏輯圖和引腳圖(a)邏輯圖；(b)引腳圖綜上所述，列出表5.3.5所示的74161功能表，其時序圖如圖5.3.14所示。圖5.3.14集成4位同步二進制加法計數(shù)器74161時序圖與74161的異步置零方式不同，還有一些同步計數(shù)器（如74LS162、74LS163）采用的是同步置零的方式。在同步置零的計數(shù)器電路中，RD為低電平時，計數(shù)器不會立刻清零，而要等下一個CP到達時才能將觸發(fā)器置零，而異步電路中的RD不受CP控制。

2）同步二進制減法計數(shù)器

二進制減法運算的規(guī)律與加法運算類似：一個多位的二進制數(shù)減1時，若其中第i位以下各位均為0時，則第i位狀態(tài)改變（由0變1或由1變0），反之保持不變，而最低位每次減1狀態(tài)都會改變。4位同步二進制遞減計數(shù)器邏輯圖如圖5.3.15所示，電路結(jié)構(gòu)與加法計數(shù)器類似，其中四個JK觸發(fā)器的J、K端均接在一起構(gòu)成T觸發(fā)器。下面我們用同步計數(shù)器的一般分析方法來分析它的工作原理及邏輯功能。圖5.3.154位二進制減法計數(shù)器邏輯圖

(1)寫驅(qū)動方程。驅(qū)動方程又叫激勵方程，是指計數(shù)器輸入端的邏輯函數(shù)式，它們決定了觸發(fā)器的次態(tài)去向。由圖可知各觸發(fā)器的驅(qū)動方程：

(2)求次態(tài)方程。將驅(qū)動方程代入觸發(fā)器的特性方程中，可得各觸發(fā)器的次態(tài)方程：

(3)列狀態(tài)轉(zhuǎn)換表。將計數(shù)器所有現(xiàn)態(tài)依次列舉出來分別代入次態(tài)方程中，求出相應的次態(tài)并列成表格，這種表格稱為狀態(tài)轉(zhuǎn)換表。4位二進制減法計數(shù)器狀態(tài)轉(zhuǎn)換表如表5.3.6所示。（4）畫狀態(tài)圖及時序圖。根據(jù)表5.3.6畫出4位減法計數(shù)器的狀態(tài)圖和時序圖，如圖5.3.16和圖5.3.17所示。圖5.3.164位減法計數(shù)器狀態(tài)圖圖5.3.174位減法計數(shù)器時序圖

(5)功能描述。從狀態(tài)圖中可以看出，該計數(shù)器電路的邏輯功能與二進制減法計數(shù)的運算規(guī)律一致，它用了24=16的所有狀態(tài)形成計數(shù)循環(huán)。計數(shù)器從1111→1110→1101→

…→0000，記錄了16個CP脈沖數(shù)后，完成了一個計數(shù)循環(huán)，并向高位借一位，又重新開始新一輪的計數(shù)循環(huán)，

它是一個模16二進制減法計數(shù)器。

3）集成同步二進制可逆計數(shù)器

加/減法計數(shù)規(guī)律的區(qū)別在于Ti不同。加法計數(shù)時，Ti=Qi－1·Qi－2…Q1·Q0，而減法計數(shù)時，Ti=Qi－1·Qi－2…

Q1·Q0，欲將圖5.3.10所示的二進制加法計數(shù)器與圖5.3.13所示的二進制減法計數(shù)器合并在一起，只需通過一根加/減計數(shù)控制端或者通過雙時鐘控制予以選擇就構(gòu)成了二進制可逆計數(shù)器。74LS193為4位雙時鐘同步二進制可逆計數(shù)器，其邏輯圖與引腳圖如圖5.3.18所示，功能表如表5.3.7所示。圖5.3.18雙時鐘同步二進制可逆計數(shù)器74LS193的邏輯圖和引腳圖(a)邏輯圖；(b)引腳圖

2.同步十進制計數(shù)器

1）同步十進制加法計數(shù)器

（1）電路組成。圖5.3.19所示的十進制計數(shù)器是由四個JK觸發(fā)器和兩個進位門組成的，四個觸發(fā)器受同一個CP控制，其中CO是向高位進位的輸出信號。圖5.3.194位同步十進制加法計數(shù)器的邏輯圖

(2)工作原理。

①驅(qū)動方程：②輸出方程：

CO=Q0Q3

③次態(tài)方程：④同步十進制加法計數(shù)器狀態(tài)轉(zhuǎn)換表見表5.3.8。⑤狀態(tài)圖和時序圖。同步十進制加法計數(shù)器（8421BCD碼）狀態(tài)轉(zhuǎn)換圖如圖5.3.20所示，時序圖如圖5.3.21所示。畫狀態(tài)轉(zhuǎn)換圖時，應將初始值作為現(xiàn)態(tài)，然后轉(zhuǎn)換到次態(tài)（例如從Q3Q2Q1Q0=0000轉(zhuǎn)換為Q3n+1Q2n+1Q1n+1Q0n+1=0001），下一個次態(tài)應將上一個次態(tài)0001作為新的現(xiàn)態(tài)，從狀態(tài)表中找出新的次態(tài)（即Q3n+1Q2n+1Q1n+1Q0n+1=0010），一直如此進行下去，直到所有的狀態(tài)數(shù)（這里是24=16種）都出現(xiàn)在狀態(tài)圖中為止，得到的才是反映電路全面工作情況的狀態(tài)轉(zhuǎn)換圖。圖5.3.204位同步十進制加法計數(shù)器的狀態(tài)轉(zhuǎn)換圖圖5.3.214位同步十進制加法計數(shù)器的時序圖

(3)集成同步十進制加法計數(shù)器。

圖5.3.22和圖5.3.23所示電路是中規(guī)模集成的同步十進制加法計數(shù)器74160的引腳圖和邏輯圖。它們在圖5.3.19所示電路的基礎(chǔ)上增加了同步預置數(shù)、異步清零和保持功能。其中，LD、RD、D3～D0、EP、ET和CO等各輸入/輸出端的功能和用法與圖5.3.13所示74161電路中對應的輸入端相同，這里不再贅述。兩者的功能表也相同，所不同的僅在于74160是十進制計數(shù)器,而74161是模16的二進制計數(shù)器。圖5.3.224位同步十進制加法計數(shù)器74160的引腳圖圖5.3.234位同步十進制加法計數(shù)器74160的邏輯圖

2）同步十進制減法計數(shù)器

(1)電路組成。如圖5.3.24所示，BO為向高位的借位輸出端。

（2）工作原理。

①驅(qū)動方程：

②輸出方程：③次態(tài)方程:④同步十進制減法計數(shù)器狀態(tài)轉(zhuǎn)換表如表5.3.9所示。⑤畫狀態(tài)圖。根據(jù)表5.3.9所示狀態(tài)表畫出狀態(tài)轉(zhuǎn)換圖，如圖5.3.25所示。

⑥功能描述。從狀態(tài)圖中可以看出，隨著輸入脈沖個數(shù)的增加，計數(shù)器中的數(shù)是按8421碼編碼進行減法計數(shù)的。當輸入10個計數(shù)脈沖后，計數(shù)狀態(tài)回歸到0000狀態(tài)。圖5.3.254位同步十進制減法計數(shù)器的狀態(tài)圖

3）集成同步十進制可逆計數(shù)器

同步十進制可逆計數(shù)器74LS192的外引線排列圖如圖5.3.26所示。它具有雙時鐘端CPD和CPU，CPD為減法計數(shù)時鐘端，CPU為加法計數(shù)時鐘端，CR為清零端，高電平有效，LD為置數(shù)端，低電平有效。74LS192的邏輯圖和邏輯功能可參考74LS193，此處不再贅述，它們的區(qū)別僅在于74LS192是同步十進制可逆計數(shù)器，而74LS193則是同步二進制可逆計數(shù)器。圖5.3.26集成同步十進制可逆計數(shù)器74LS192的引腳圖

3.同步N進制計數(shù)器

除了二進制計數(shù)器和十進制計數(shù)器，還有其他進制的計數(shù)器，比如三進制、五進制、六進制計數(shù)器等，我們稱之為任意進制計數(shù)器，簡稱N進制計數(shù)器。圖5.3.27（a）、（b）、（c）分別為三進制、五進制、十一進制計數(shù)器的邏輯圖，現(xiàn)以圖（a）所示三進制計數(shù)器為例來分析其邏輯功能。圖5.3.27N進制計數(shù)器邏輯圖（a）三進制;（b）五進制;（c）十一進制

(1)驅(qū)動方程：（2）輸出方程：K0=1K1=1(3)次態(tài)方程：（4）狀態(tài)表如表5.3.10所示。

(5)根據(jù)狀態(tài)表畫出如圖5.3.28所示的狀態(tài)轉(zhuǎn)換圖，從狀態(tài)轉(zhuǎn)換圖上可以看出計數(shù)器從四個狀態(tài)中選了00、01、10三個狀態(tài)作為一個計數(shù)循環(huán)，是一個三進制計數(shù)器，計數(shù)器具有自啟動能力。圖5.3.27（b）和（c）所示的五進制和十一進制計數(shù)器也可以采用同樣的方法進行分析。圖5.3.28三進制計數(shù)器狀態(tài)轉(zhuǎn)換圖

4.集成計數(shù)器的應用

由于集成計數(shù)器具有體積小、功耗低、功能靈活等優(yōu)點，因此它們在一些簡單小型數(shù)字系統(tǒng)中被廣泛應用。集成計數(shù)器的類型很多，表5.3.11列舉了若干集成計數(shù)器產(chǎn)品。本節(jié)以比較典型的74160/161為例來介紹集成計數(shù)器的應用。

1）M<N的情況

M<N時，已有計數(shù)器的容量大于需要構(gòu)成的計數(shù)器的狀態(tài)數(shù)，只需設(shè)法使N進制計數(shù)器在計數(shù)過程中跳過N－M個狀態(tài)，就可以得到M進制計數(shù)器了。而實現(xiàn)跳躍的方法有反饋置零法和反饋置數(shù)法兩種。（1）反饋置零法。

該方法適用于計數(shù)狀態(tài)中含有零狀態(tài)的計數(shù)器。對于異步置零方式的計數(shù)器，其工作原理是這樣的：設(shè)原有計數(shù)器為N進制，當其從全零狀態(tài)S0（0000）開始計數(shù)并接收了M個計數(shù)脈沖后，電路進入SM狀態(tài)，若用SM狀態(tài)反饋產(chǎn)生一個置零信號到計數(shù)器的異步置零端RD，則計數(shù)器立刻置零，即返回全零狀態(tài)S0（0000），這樣就跳過了N－M個狀態(tài)而構(gòu)成了M進制計數(shù)器。其原理示意圖如圖5.3.29（a）所示。圖5.3.29構(gòu)成任意進制計數(shù)器兩種方法的原理圖（a）反饋置零法;（b）反饋置數(shù)法

［例5.3.1］采用反饋清零法用74160/161構(gòu)成六進制加法計數(shù)器。

［解］圖5.3.30（a）是74160/161采用反饋清零法構(gòu)成的六進制計數(shù)器電路。當?shù)诹鶄€計數(shù)CP脈沖到來時，74160/161的Q3～Q0分別為0110，隨即與非門輸出為0，使RD＝0，計數(shù)器不受CP脈沖控制立即清零。而0110這個狀態(tài)是一個過渡狀態(tài)，因此正好構(gòu)成六進制計數(shù)器。其狀態(tài)轉(zhuǎn)換圖如圖5.3.30（b）所示。圖5.3.3074160/161采用反饋清零法實現(xiàn)六進制計數(shù)器（a）連線圖;（b）狀態(tài)圖為了克服這個缺點，經(jīng)常采用如圖5.3.31所示電路以對其進行改進，即在反饋電路中加入一個RS鎖存器，以其Q端輸出的低電平作為計數(shù)器的置零信號。當計數(shù)器第六個CP上升沿到來時，計數(shù)器進入狀態(tài)0110，此時上方與非門輸出低電平反饋置零信號，送入RS鎖存器中，就算此時反饋置零信號消失了，由于有RS鎖存器將反饋置零信號鎖存，只要CP維持在高電平階段，RS鎖存器的狀態(tài)就不變，此時RD＝Q＝0，當CP回到低電平時，RS鎖存器被置零，Q的置零信號消失。圖5.3.31反饋清零法改進電路（2）反饋置數(shù)法。該方法是利用同步預置數(shù)使能端LD和數(shù)據(jù)輸入端D3D2D1D0配合，使計數(shù)器重復置入某個數(shù)值的方法跳過N－M個狀態(tài)，從而構(gòu)成M進制計數(shù)器。其原理示意圖如圖5.3.28（b）所示。這種方式適用于有預置數(shù)功能的計數(shù)器電路。反饋置數(shù)方法有兩種:一種是令數(shù)據(jù)輸入端置零，即D3=D2=D1=D0=0，即從零開始計數(shù)，如欲構(gòu)成M進制計數(shù)器，則采用狀態(tài)SM－1譯碼產(chǎn)生反饋置數(shù)信號到LD。由于是同步置數(shù)，所以當LD＝0時，電路不會立刻將D3=D2=D1=

D0=0置入計數(shù)器中，而是要等下一個CP脈沖到來時才將要置入的數(shù)據(jù)置入計數(shù)器中。［例5.3.2］采用反饋置數(shù)法用74160/161構(gòu)成八進制加法計數(shù)器。

［解］要實現(xiàn)八進制計數(shù)器，應從0000開始計數(shù)，當計數(shù)器處于0111狀態(tài)時，將輸出端Q3、Q2、Q1、Q0譯

出反饋置數(shù)信號到預置數(shù)使能端LD，當Q2Q1Q0均為1時，LD＝0，置數(shù)功能有效，但此時不會立刻置數(shù)，只有當?shù)诎藗€CP脈沖上升沿到來時才置入數(shù)據(jù)0000，從而實現(xiàn)了八進制計數(shù)的目的，具體連線圖和狀態(tài)轉(zhuǎn)換圖見圖5.3.32。圖5.3.3274160/161采用反饋置數(shù)法實現(xiàn)八進制加法計數(shù)器（a）連線圖;（b）狀態(tài)圖另一種方法是從某個二進制數(shù)（例如D3D2D1D0＝0101）開始計數(shù)，換句話說，0101是計數(shù)器的初始值，然后利用74160或74161的進位輸出端CO與LD連接，74160是十進制計數(shù)器，故輸出最大只能達到1001，而74161是十六進制計數(shù)器，輸出最大可以達到1111，所以采用這種反饋置數(shù)方法，兩者結(jié)果是不相同的。采用74160構(gòu)成的是五進制計數(shù)器，因為當計數(shù)器出現(xiàn)1001狀態(tài)時，CO為高電平，經(jīng)過非門后使LD為低電平，計數(shù)器處于預置數(shù)狀態(tài)，當?shù)诹鶄€CP脈沖上升沿到來時，將0101再次置入計數(shù)器，完成五進制計數(shù)器循環(huán)，如圖5.3.33所示；采用74161構(gòu)成的則是十一進制計數(shù)器，因為只有當Q3～Q0全為1，且第11個CP脈沖上升沿到來時，才完成置數(shù)，回復到0101狀態(tài)，如圖5.3.34所示。圖5.3.3374160采用反饋置數(shù)法實現(xiàn)五進制計數(shù)器（a）連線圖;（b）狀態(tài)圖圖5.3.3474161采用反饋置數(shù)法實現(xiàn)十一進制計數(shù)器（a）連線圖;（b）狀態(tài)圖

2）M>N的情況

M>N時，由于已有的計數(shù)器容量不夠，必須將多片N進制計數(shù)器組合起來才能構(gòu)成M進制計數(shù)器。各片之間的級聯(lián)方式可分為串行進位法、并行進位法、整體置零法和整體置數(shù)法幾種。我們以兩級之間的級聯(lián)為例說明這幾種連接方法的原理。

（1）M可以由兩個小于N的因數(shù)相乘得到，即M＝N1×N2,則可采用串行進位法或者并行進位法將一個N1進制計數(shù)器和一個N2進制計數(shù)器連接起來，構(gòu)成M進制計數(shù)器。在串行進位法中，以低位片的進位輸出信號作為高位片的時鐘輸入信號，由于此種連接

方法使得兩級計數(shù)器的CP不同步，所以又稱同步級聯(lián)法。

在并行進位法中，則是以低位片的進位輸出信號作為高位片的工作狀態(tài)控制信號（EP、ET），而兩片的CP接相同的計數(shù)脈沖信號，所以這種方法又稱異步級聯(lián)法。當N1、N2不等于已有的計數(shù)器容量N時，可以用之前所講的反饋法現(xiàn)將兩個N進制計數(shù)器分別連接成N1進制計數(shù)器和N2進制計數(shù)器，然后再以串行進位法或者并行進位法將它們連接起來構(gòu)成M進制計數(shù)器。［例5.3.3］試采用兩片74160設(shè)計一個六十進制計

數(shù)器。

［解］M＝60＝6×10，N＝10，N1＝10，N2＝6，其中一片N2≠N，所以先用反饋置數(shù)法將高位片連接成六進制計數(shù)器，然后再用串行進位法或并行進位法將它們連接起來構(gòu)成六十進制計數(shù)器。

(1)并行進位法。如圖5.3.35所示，以第（1）片的進位輸出C作為第（2）片的EP、ET輸入，每當?shù)冢?）片狀態(tài)變化為9（1001）時，C＝1，即EP＝ET＝1，下一個（第十個）CP到來時，第（2）片計數(shù)加1，而第（1）片狀態(tài)變成0（0000），且它的進位輸出端C回到低電平，準備進入下一個循環(huán)。結(jié)果很明顯，即第（1）片每計十個狀態(tài)，第（2）片計一個，當計滿60個CP時，產(chǎn)生進位輸出信號，兩片同時復位。圖5.3.35例5.3.3并行進位法連線圖

(2)串行進位法。如圖5.3.36所示，此種接法的兩片EP、ET均恒為1，以第（1）片的進位輸出C作為第（2）片的CP輸入，每當?shù)冢?）片狀態(tài)變化為9（1001）時，C＝1，即第（2）片的CP為1，第（1）片的下一個CP到來時狀態(tài)變成0（0000），其進位輸出端C跳回到低電平，此時第（2）片的CP得到一個正跳變，于是第（2）片計入1。結(jié)果很明顯，即第（1）片每計十個狀態(tài)，第（2）片計一個，當計滿60個CP時，產(chǎn)生進位輸出，兩片同時清零。圖5.3.36例5.3.3串行進位法連線圖當M不能分解成N1×N2時，上面所講的串行進位法或并行進位法就都行不通了。此時需采用整體反饋法，即采用整體置零法和整體置數(shù)法來構(gòu)成M進制計數(shù)器。

在整體置零法中，先將N進制計數(shù)器按最簡單的方法（一般多用并行進位法）連接成一個大于M的整數(shù)（百、千等）進制的計數(shù)器，然后在計數(shù)器計為M狀態(tài)時譯出異步置零信號RD＝0，將兩片計數(shù)器同時復位，其原理與M<N時的反饋置零法是相同的。在整體置數(shù)法中，先將N進制計數(shù)器按最簡單的方法連接成一個大于M的整數(shù)（百、千等）進制的計數(shù)器，然后在計數(shù)器計為M狀態(tài)時譯出同步置數(shù)使能信號LD＝0，當下一個CP到來時，將兩片計數(shù)器同時置入相應的數(shù)據(jù)，跳過多余的狀態(tài)，其原理與M<N時的反饋置數(shù)法是一樣的。［例5.3.4］試采用兩片74160設(shè)計一個三十一進制計數(shù)器。

［解］因M＝31，N＝10，無法將31分解成兩個因數(shù)相乘的形式，所以先將兩片十進制計數(shù)器按并行進位法連接成一個一百進制的計數(shù)器，然后再采用整體置零法和整體置數(shù)法來構(gòu)成三十一進制計數(shù)器。

(1)整體置零法。計數(shù)器從全零狀態(tài)開始計數(shù)，計入31個脈沖時，經(jīng)反饋譯碼產(chǎn)生低電平置零信號，使兩片計數(shù)器同時復位，即構(gòu)成三十一進制計數(shù)器，如圖5.3.37所示。由于譯碼產(chǎn)生的置零信號持續(xù)時間極短，不宜作為進位輸出信號，為了保證輸出進位信號可持續(xù)一個CP周期，應

該由30狀態(tài)譯出進位信號。與M<N時的反饋置零法一樣，整體置零法的可靠性同樣較差。圖5.3.37例5.3.4整體置零法連線圖

(2)整體置數(shù)法。與M<N時的反饋置數(shù)法相似，在圖5.3.38中，兩片計數(shù)器的并行輸入端D3～D0都為0，由電路的30狀態(tài)譯出置數(shù)使能信號LD＝0，同時加到兩片74160上，在下一個CP到來時，兩片計數(shù)器將同時置入0000，即構(gòu)成三十一進制計數(shù)器。整體置數(shù)法由于其反饋信號及進位信號均能穩(wěn)定持續(xù)一個CP周期，因此沒有置零法的缺陷，其進位輸出信號可直接由與非門譯出，不需要另加譯碼電路。圖5.3.38例5.3.4串行進位法連線圖

5.異步計數(shù)器

1）異步二進制加法計數(shù)器

異步計數(shù)器一般由翻轉(zhuǎn)觸發(fā)器T′觸發(fā)器連接而成，圖5.3.39（a）所示為一個模8異步二進制加法計數(shù)器。它是將三個JK觸發(fā)器的JK端懸空做成T′觸發(fā)器，然后一個一個串接起來，低位輸出接至高位的時鐘脈沖輸入端構(gòu)成的。計數(shù)脈沖不是同時加到所有觸發(fā)器的時鐘信號輸入端，而只加到最低位觸發(fā)器的時鐘信號輸入端，其他各級觸發(fā)器則是由低位的進位信號來觸發(fā)的。圖5.3.39模8異步二進制加法計數(shù)器（a）邏輯圖;b）時序圖觸發(fā)器FF0直接受計數(shù)脈沖的控制，CP下降沿到來一次，觸發(fā)器FF0翻轉(zhuǎn)一次。觸發(fā)器FF0的輸出信號Q0作為FF1的時鐘脈沖，當Q0由1態(tài)向0態(tài)轉(zhuǎn)換（Q0下降沿到來）時，則會驅(qū)動FF1翻轉(zhuǎn)，而當Q1的下降沿到來時，將驅(qū)動FF2翻轉(zhuǎn)，因此三個觸發(fā)器的翻轉(zhuǎn)不是同步的。其邏輯功能狀態(tài)表如表5.3.12所示。通過以上分析可以看出，此計數(shù)器按二進制計數(shù)規(guī)律遞增計數(shù)，當記錄了八個脈沖后，計數(shù)器完成一個計數(shù)循環(huán)，恢復000態(tài)。其時序圖如圖5.3.39(b)所示，從時序圖中還可以看出，每經(jīng)一級觸發(fā)器，輸出矩形脈沖周期就增加一倍，即頻率降低一半。Q0的頻率是CP的1/2，可實現(xiàn)二分頻；Q1的頻率是CP的1/4，為四分頻；Q2的頻率是CP的1/8，即八分頻，這一點與同步計數(shù)器一樣，不僅能記憶脈沖的個數(shù)，而且還具有分頻的作用。

2）異步二進制減法計數(shù)器

異步二進制減法計數(shù)器遵循二進制遞減的計數(shù)規(guī)律，即1-1得0，0-1得1，并向高位借1。為了向高位發(fā)出借位信號，將遞減計數(shù)高位觸發(fā)器的時鐘信號輸入端與低位Q端相連。當?shù)臀粸?→1，低位的Q端為1→0（下降沿），作為借位信號驅(qū)動的高位翻轉(zhuǎn)為1→0，實現(xiàn)低位向高位借位。

模8異步二進制減法計數(shù)器的邏輯圖如圖5.3.40所示。圖5.3.40模8異步二進制減法計數(shù)器邏輯圖其工作過程為：設(shè)三個觸發(fā)器初始為000態(tài)，當?shù)谝粋€計數(shù)脈沖作用后，F(xiàn)F0由0態(tài)變?yōu)?態(tài)，它的Q端則由1態(tài)變?yōu)?態(tài)，為下降沿，作為借位信號驅(qū)動FF1翻轉(zhuǎn)，F(xiàn)F1由0態(tài)變?yōu)?態(tài)，Q1端也產(chǎn)生一個借位信號，驅(qū)動FF2翻轉(zhuǎn)，使FF2由0態(tài)變?yōu)?態(tài)。這時，計數(shù)器的狀態(tài)由000態(tài)變?yōu)?11態(tài)，相當于原來存儲的數(shù)000向高位借1，再減去1得111。隨著CP計數(shù)脈沖的繼續(xù)輸入，計數(shù)器存數(shù)依次減少，輸入第八CP脈沖，就完成一個計數(shù)循環(huán)，其狀態(tài)表如表5.3.13所示。以上所分析的加法和減法二進制計數(shù)器的各觸發(fā)器均采用下降沿方式觸發(fā)。我們發(fā)現(xiàn)，二進制計數(shù)器的結(jié)構(gòu)很簡單，級間連接也很簡單。對于加法計數(shù)器，高位觸發(fā)器的時鐘輸入端與相鄰低位的Q端相連，減法計數(shù)器高位觸發(fā)器的時鐘輸入端與相鄰低位的Q端相連。如果觸發(fā)器采用上升沿觸發(fā)方式呢？我們可以得出異步二進制計數(shù)器的級間連接規(guī)律，如表5.3.14所示。

3）異步十進制計數(shù)器

異步十進制加法計數(shù)器就是在4位異步二進制加法計數(shù)器的基礎(chǔ)上加以修改得到的。其原理與4位異步二進制加法計數(shù)器相同，修改時主要解決的問題是如何使4位二進制計數(shù)器在計數(shù)過程中跳過1010～1111這6個無效狀態(tài)。

異步十進制加法計數(shù)器的典型電路如圖5.3.41所示。假設(shè)計數(shù)器從Q3Q2Q1Q0＝0000開始計數(shù)，由圖可知，F(xiàn)F0和FF2的J和K始終為1，而FF1的J和K在第八個計數(shù)脈沖到來之前也一直為1，這期間前三級觸發(fā)器的工作過程與異步三

位二進制加法計數(shù)器相同。由于每次Q0的下降沿到來時，J3＝Q2Q1＝0，這使得觸發(fā)器FF3一直保持狀態(tài)0不變。圖5.3.41異步十進制加法計數(shù)器邏輯圖當?shù)诎藗€計數(shù)脈沖到來瞬間，Q3Q2Q1Q0＝0111，Q0

由1態(tài)變?yōu)?態(tài)，產(chǎn)生下降沿，且J3＝Q2Q1＝1，因此在第八個計數(shù)脈沖到達后，F(xiàn)F3翻轉(zhuǎn)為1，同時J1也隨FF3變?yōu)?，第九個計數(shù)脈沖輸入后，電路狀態(tài)為Q3Q2Q1Q0＝1001，第十個計數(shù)脈沖輸入后FF0由1翻轉(zhuǎn)為0，產(chǎn)生下降沿，此時J3＝Q2Q1＝0，K3＝1，使得FF3置0，電路狀態(tài)變回Q3Q2Q1Q0＝0000，從而跳過跳過1010～1111這6個狀態(tài)，構(gòu)成異步十進制加法計數(shù)器。其時序圖如圖5.3.42所示。圖5.3.42異步十進制加法計數(shù)器時序圖

4）中規(guī)模集成異步計數(shù)器

中規(guī)模集成異步計數(shù)器種類很多，74LS290是常見的異步二—五—十進制計數(shù)器。其工作原理與圖5.3.41所示的異步十進制計數(shù)器基本相同，并在此基礎(chǔ)上增加了靈活性，使它能實現(xiàn)異步二進制、五進制、十進制計數(shù)多種功能。74LS290的功能很強，可以靈活地組成其他各種進制計數(shù)器，圖5.3.43是其引腳排列圖和邏輯圖。引腳S91和S92為直接置9端，高電平有效，當其均為高電平時計數(shù)器直接置9（1001）；R01、R02為清零端，高電平有效，當R01、R02均為高電平且S91和S92中至少有一個為低電平時,計數(shù)器清零。圖5.3.4374LS290的引腳排列圖和邏輯圖（a）引腳圖;（b）邏輯圖當R01、R02中有一個為低電平，且S91、S92中有一個為低電平時，則實現(xiàn)計數(shù)的功能；CP0、CP1為兩個獨立的時鐘，是因為芯片內(nèi)部具有四個觸發(fā)器，第一個構(gòu)成二進制計數(shù)器，另外三個構(gòu)成五進制計數(shù)器，CP0為二進制計數(shù)器的時鐘，CP1為五進制計數(shù)器的時鐘，若將Q0與CP1相連，CP0作為時鐘輸入端，即組成8421碼十進制計數(shù)器，若將Q3與CP0相連，CP1作為時鐘輸入端，即組成5421碼十進制計數(shù)器。其功能表如表5.3.15所示。二進制、五進制、十進制計數(shù)器的連接方法如圖5.3.44所示。圖5.3.44二進制、五進制、十進制計數(shù)器的連接方法（a）十進制（8421）;（b）十進制（5421）;（c）二進制;（d）五進制與同步計數(shù)器相比，異步計數(shù)器結(jié)構(gòu)簡單，特別是異步二進制計數(shù)器,可以不附加任何電路，直接由T觸發(fā)器級聯(lián)得到。但異步計數(shù)器有兩個明顯的缺點：一是工作速度慢，異步計數(shù)器的各級觸發(fā)器是以串行方式連接的，最長時需要經(jīng)過所有觸發(fā)器的傳輸延遲時間之和以后，新的狀態(tài)才能穩(wěn)定建立起來；二是在電路狀態(tài)譯碼時存在競爭—冒險現(xiàn)象，容易產(chǎn)生過渡干擾以至出現(xiàn)差錯。這兩個缺點導致異步計數(shù)器的應用受到很大的限制。課堂活動

一、課堂提問和討論

1.常見的時序邏輯電路有哪些？

2.移位寄存器除了暫時存儲數(shù)據(jù)外,還有什么功能？

3.時序電路中的計數(shù)器計算的是什么的個數(shù)？除此之外它還有什么功能？

4.計數(shù)器有哪些分類方式？

5.如何理解集成計數(shù)器的同步置零方式和異步置零方式？它們有何區(qū)別？

6.如何理解集成計數(shù)器的同步置數(shù)方式和異步置數(shù)方式？它們有何區(qū)別？

7.常用的集成計數(shù)器有哪些？請舉例并簡單說明其功能。

二、學生演講和演板

1.用電平觸發(fā)方式的觸發(fā)器能否組成圖5.3.5的移位寄存器電路？

2.如何用中規(guī)模集成計數(shù)器構(gòu)成任意進制計數(shù)器？請分類闡述。三、小組活動

1.分小組討論，在用74161構(gòu)成M（M<16）進制計數(shù)器時，什么情況下可以使用74161自帶的進位輸出端產(chǎn)生進位輸出信號，什么情況下又不行？

2.如何使用兩片74194擴展成8位雙向移位寄存器？

四、課堂練習

試用74161構(gòu)成帶進位輸出的二十九進制的加法計數(shù)器，方式不限。

5.4同步時序邏輯電路的設(shè)計

本節(jié)僅介紹用門電路及觸發(fā)器設(shè)計簡單同步時序邏輯電路的方法，這種設(shè)計方法的基本指導思想是用盡可能少的觸發(fā)器和盡可能少的連線來實現(xiàn)設(shè)計要求。

5.4.1同步時序邏輯電路設(shè)計的一般步驟

設(shè)計同步時序邏輯電路的一般步驟如圖5.4.1所示。圖5.4.1同步時序邏輯電路設(shè)計的一般步驟

1）按設(shè)計要求確定原始狀態(tài)圖（即邏輯抽象）

邏輯抽象是指直接按設(shè)計要求中需要實現(xiàn)的邏輯功能求得的原始狀態(tài)轉(zhuǎn)換圖或狀態(tài)轉(zhuǎn)換表，它實現(xiàn)了對抽象的設(shè)計要求的具體化，是設(shè)計時序電路的最關(guān)鍵一步。具體步驟是：

（1）首先按給定的邏輯問題，確定輸入變量、輸出變量及該電路包含的狀態(tài)數(shù)，一般都是取條件（原因）作為輸入邏輯變量，取結(jié)果作為輸出邏輯變量。（2）確定輸入、輸出變量和每個狀態(tài)所表示的邏輯意義，并用字母S0、S1、

…表示這些狀態(tài)。然后以上述狀態(tài)為現(xiàn)態(tài)，找出每一個可能的輸入組合作用下應任一個現(xiàn)態(tài)轉(zhuǎn)入的次態(tài)及相應的輸出，便可確定原始狀態(tài)圖或原始狀態(tài)表。

2)狀態(tài)化簡

要使得設(shè)計出來的邏輯電路最簡單，狀態(tài)化簡是非常重要的，狀態(tài)化簡能使狀態(tài)數(shù)減少，從而減少電路中所需觸發(fā)器的個數(shù)或門電路的個數(shù)。狀態(tài)化簡實質(zhì)就是將等價狀態(tài)進行狀態(tài)合并。所謂等價狀態(tài)，是指如果有兩個以上的狀態(tài)，在輸入相同的條件下，不僅有相同的輸出，而且向同一個狀態(tài)轉(zhuǎn)換，則這些狀態(tài)都是等價的，凡是等價狀態(tài)均可合并。比如，在圖5.4.2所示的原始狀態(tài)圖中，狀態(tài)S2和S3，當輸入X=0時，輸出Z都是0，且都向同一次態(tài)S0轉(zhuǎn)換，當X=1時，輸出Z都是1，次態(tài)都是S3，所以S2和S3是等價狀態(tài)，可以合并為S2，消去S3，簡化狀態(tài)圖如圖5.4.3所示。顯然，狀態(tài)化簡使狀態(tài)數(shù)目減少，從而可以減少電路中所需觸發(fā)器的個數(shù)和門電路的個數(shù)，可使電路結(jié)構(gòu)更加簡單。圖5.4.2原始狀態(tài)圖[圖5.4.3簡化狀態(tài)圖

3)確定狀態(tài)編碼（狀態(tài)分配）并畫出編碼形式的狀態(tài)圖及狀態(tài)表

時序邏輯電路的狀態(tài)是由觸發(fā)器狀態(tài)的不同組合來表示的，所以首先要確定觸發(fā)器的數(shù)目n。n個觸發(fā)器共有2n種狀態(tài)組合，因此按照下式選擇觸發(fā)器的個數(shù)：

2n－1<M≤2n

其中，M是電路包含的狀態(tài)個數(shù)。對簡化的狀態(tài)圖中的每一個狀態(tài)指定一個二進制代碼，編碼的方案不同，設(shè)計的電路結(jié)構(gòu)也不同，編碼方案選擇得當，設(shè)計結(jié)果可以很簡單。

選擇狀態(tài)編碼一般是根據(jù)設(shè)計要求來選擇的，并且選擇的方案應有利于觸發(fā)器的驅(qū)動方程及電路輸出方程的簡化。編碼方案確定發(fā)后，根據(jù)簡化的狀態(tài)圖畫出編碼形式的狀態(tài)圖及狀態(tài)表。

4）選擇觸發(fā)器的類型，并求出電路的輸入方程及各觸發(fā)器的驅(qū)動方程

不同的觸發(fā)器有不同的驅(qū)動方式，因此使用不同類型的觸發(fā)器設(shè)計出的電路也不一樣。所以在設(shè)計具體電路前必須先選定觸發(fā)器的類型。選擇觸發(fā)器類型時，觸發(fā)器的種類應盡量少。

觸發(fā)器類型確定后，根據(jù)編碼后的狀態(tài)表及觸發(fā)器的驅(qū)動表可求得電路的狀態(tài)方程、輸出方程和各觸發(fā)器的驅(qū)動方程。

5）畫邏輯電路圖

根據(jù)所求得的輸出方程和各觸發(fā)器的驅(qū)動方程畫出所設(shè)計電路的邏輯圖。

6）檢查所設(shè)計時序電路的自啟動能力

若所設(shè)計的電路不具備自啟動能力，則需增加附加電路進行修正或是修改邏輯設(shè)計加以解決。5.4.2同步時序邏輯電路設(shè)計舉例

1.同步計數(shù)器設(shè)計

計數(shù)器是典型的時序邏輯電路，它的設(shè)計具有普遍性，我們以同步計數(shù)器為例來講述同步時序邏輯電路的設(shè)計過程。

同步計數(shù)器設(shè)計的一般步驟為：

（1）分析設(shè)計要求，確定觸發(fā)器數(shù)目和類型；

（2）選擇狀態(tài)編碼；

（3）求狀態(tài)方程，驅(qū)動方程；

（4）根據(jù)驅(qū)動方程畫邏輯圖；

（5）檢查能否自啟動。［例5.4.1］設(shè)計一個8421碼十進制計數(shù)器。

［解］（1）確定觸發(fā)器數(shù)目及類型。

十進制計數(shù)器需要選用10個狀態(tài)作為一個計數(shù)循環(huán)，計數(shù)長度M=10，因此要求2n≥10，則n