6-1雙穩(wěn)態(tài)觸發(fā)器

第六章

觸發(fā)器和時序邏輯電路

通用技術(shù)RS觸發(fā)器1ContentJK觸發(fā)器22D觸發(fā)器3雙穩(wěn)態(tài)觸發(fā)器

雙穩(wěn)態(tài)觸發(fā)器是組成時序邏輯電路的基本單元。雙穩(wěn)態(tài)觸發(fā)器D觸發(fā)器T觸發(fā)器RS觸發(fā)器JK觸發(fā)器

時序邏輯電路是一種具有記憶功能的電路，其與組合邏輯電路最大的不同是，它不僅和當前的輸入有關(guān)，還和電路原來的狀態(tài)有關(guān)。一、RS觸發(fā)器雙穩(wěn)態(tài)觸發(fā)器

（一）基本RS觸發(fā)器由兩個與非門交叉耦合組成。

、

是信號輸入端，

、

是輸出端。雙穩(wěn)態(tài)觸發(fā)器是指觸發(fā)器有兩個穩(wěn)定狀態(tài)。=0、=1的狀態(tài)稱0狀態(tài)。=1、=0的狀態(tài)稱1狀態(tài)。在輸入信號作用下，兩個穩(wěn)定狀態(tài)“0”態(tài)和“1”態(tài)互相轉(zhuǎn)換，當輸入信號消失后，電路狀態(tài)能保存下來。電路分析：

1、當=1，=0時，GB的輸入為0、和任意一個數(shù)，則輸出都是1，GA的輸入都為1，則輸出Q為0。則觸發(fā)器處于0狀態(tài)，或者復位。雙穩(wěn)態(tài)觸發(fā)器

2、當=0，=1時，GA的其一輸入為0，則輸出為1，GB的輸入都為1，則輸出Q為0。即觸發(fā)器處于1狀態(tài)，或者置位。

3、當=1，=1時，兩個與非門的工作狀態(tài)不受影響，各自的輸出狀態(tài)保持不變，即觸發(fā)器保持原狀態(tài)不變，形成記憶功能。

4、當=0，=0時，兩個輸出端都是1。不符合雙穩(wěn)態(tài)的定義，應當被禁止。雙穩(wěn)態(tài)觸發(fā)器

Q說明010復位101置位11保持原狀態(tài)記憶功能00不確定應禁止一、基本RS觸發(fā)器具有兩個穩(wěn)定狀態(tài),可以通過在適當?shù)目刂贫溯斎胴撁}沖使觸發(fā)器從一種穩(wěn)定狀態(tài)翻轉(zhuǎn)為另一種穩(wěn)定狀態(tài)。二、當外加控制信號作用過后,即當==1時,電路能保持其輸出狀態(tài)不變,這就是觸發(fā)器的記憶功能。缺點：輸出狀態(tài)直接受輸入信號的控制，使用范圍受限。雙穩(wěn)態(tài)觸發(fā)器

（2）可控RS觸發(fā)器在基本RS觸發(fā)器的基礎(chǔ)上，增加兩個與非門和一個觸發(fā)信號。與非門GC和GD是控制門，CP是時鐘脈沖。時鐘脈沖：利用正脈沖信號來控制觸發(fā)器的翻轉(zhuǎn)?？煽豏S觸發(fā)器：通過控制門來實現(xiàn)時鐘脈沖，對輸入端R、S的控制。電路分析：

1、當CP=0時，GC

和GD輸出是1，即基本觸發(fā)器保持原來狀態(tài)不變。

2、當CP=1時，基本觸發(fā)器才會根據(jù)R、S的輸入被改變。雙穩(wěn)態(tài)觸發(fā)器

（1）R=0,S=1時，GC輸出為0，則GA的輸出為1，所以Q為1。（2）R=1,S=0時，GD輸出為0，則GB的輸出為1，=1，所以Q為0。（3）R=S=0時，GC、GD輸出為1，即基本觸發(fā)器保持原來狀態(tài)不變。（4）R=S=1時，GC、GD輸出為0，則GA、GB的輸出為1，違反雙穩(wěn)態(tài)觸發(fā)器邏輯。雙穩(wěn)態(tài)觸發(fā)器

RSQ（n+1）說明00Q（n）輸出狀態(tài)不變100輸出為0011輸出為111X應禁止由上述可知,這種觸發(fā)器是在CP=1時觸發(fā)翻轉(zhuǎn)。與基本RS觸發(fā)器相比,對觸發(fā)翻轉(zhuǎn)增加了時間控制,即由外加時鐘脈沖來控制觸發(fā)器在某時刻(當CP上升為1時)按輸入信號所決定的狀態(tài)翻轉(zhuǎn)。雙穩(wěn)態(tài)觸發(fā)器

例6-1-1：已知可控RS觸發(fā)器的輸入信號R、S及時鐘脈沖CP的波形如圖6-1-3所示。設(shè)觸發(fā)器的初始狀態(tài)為0態(tài),試畫出輸出端Q的波形圖。ABCDCPSRQA000B101C010D1X不定雙穩(wěn)態(tài)觸發(fā)器

例6-1-2：圖6-1-4所示是由可控RS觸發(fā)器連成的計數(shù)式RS觸發(fā)器。這里所謂的計數(shù)是指每到一個時鐘脈沖,觸發(fā)器的狀態(tài)就翻轉(zhuǎn)一次。試說明該觸發(fā)器的計數(shù)功能。雙穩(wěn)態(tài)觸發(fā)器

分析：圖中可控RS觸發(fā)器的兩個輸入端分別接到觸發(fā)器的兩個輸出端，因此兩個輸入端總處于相反的狀態(tài)。在時鐘脈沖CP端加上計數(shù)脈沖。當計數(shù)脈沖到來時，如果原來Q=0,=1，則GC門輸出一個置1負脈沖加到GA門的輸入端，使觸發(fā)器翻轉(zhuǎn)為1態(tài)，即Q=1,=0。下一個技術(shù)脈沖到來時，又使GD門輸出一個置0，負脈沖加到GB門的輸入端，說一觸發(fā)器又由1態(tài)翻轉(zhuǎn)為0態(tài)。由此可見,來一個計數(shù)脈沖它能翻轉(zhuǎn)一次,翻轉(zhuǎn)的次數(shù)等于計數(shù)脈沖的數(shù)目,所以它具,有計數(shù)功能,是一個1位二進制計數(shù)器。二、JK觸發(fā)器雙穩(wěn)態(tài)觸發(fā)器

（一）主從J-K觸發(fā)器由兩個可控RS觸發(fā)器串聯(lián)構(gòu)成。前一級稱為主觸發(fā)器,后一級稱為從觸發(fā)器。主觸發(fā)器：有兩組R、S端，一對與Q、

相連，另一對被標成了J、K作為輸入端，輸出端與從觸發(fā)器的輸入端相連接，用主觸發(fā)器的狀態(tài)來控制從觸發(fā)器。從觸發(fā)器：有一組

、

，分別作為直接置位端和直接復位端。時鐘脈沖CP直接控制主觸發(fā)器，經(jīng)過非門控制從觸發(fā)器，所以主、從電路的時鐘脈沖剛好反相。電路分析：

CP=1時:主觸發(fā)器接受輸入信號J和K,從觸發(fā)器被封鎖，維持狀態(tài)不變。即整個主從型JK觸發(fā)器狀態(tài)不變雙穩(wěn)態(tài)觸發(fā)器

CP=0時:主觸發(fā)器被封鎖，狀態(tài)不變，從觸發(fā)器因受主觸發(fā)器的控制，其輸出狀態(tài)相同。

主、從觸發(fā)器分兩步工作：第一步：CP為高電平時，輸入端J、K的信號存入主觸發(fā)器，狀態(tài)不變。第二步，CP為低電平時，信息從主觸發(fā)器傳入從觸發(fā)器，使兩者保持一致。也就是說CP為高電平時，JK觸發(fā)器為準備簡單，CP下降沿到來時才翻轉(zhuǎn)。由于CP對主、從觸發(fā)器有隔離作用，因此有效避免了多次翻轉(zhuǎn)的空翻現(xiàn)象。雙穩(wěn)態(tài)觸發(fā)器

JKQn+1說明00Qn輸出狀態(tài)不變010輸出為0101輸出為111計數(shù)翻轉(zhuǎn)從邏輯狀態(tài)表可以看出JK觸發(fā)器的邏輯功能為:①J=0,K=0,時鐘脈沖觸發(fā)后,觸發(fā)器的狀態(tài)不變,即Qn+1=Qn。②J=0,K=1,不論觸發(fā)器原來是何種狀態(tài),時鐘脈沖觸發(fā)后,輸出均為0態(tài)。③J=1,K=0,不論觸發(fā)器原來是何種狀態(tài),時鐘脈沖觸發(fā)后,輸出均為1態(tài)。④J=1,K=1,時鐘脈沖觸發(fā)后,觸發(fā)器的新狀態(tài)總是與原來狀態(tài)相反,即Qn+1=這種情況下，觸發(fā)器具有計數(shù)功能雙穩(wěn)態(tài)觸發(fā)器

為了擴大JK觸發(fā)器的使用范圍常將其做成多輸入結(jié)構(gòu)。J=J1J2

K=K1K2目前使用的觸發(fā)器有TTL型，也有CMOS型雖然內(nèi)部結(jié)構(gòu)不同，但其功能是一樣的。圖為CT1072單JK集成觸發(fā)器外引腳排列雙穩(wěn)態(tài)觸發(fā)器

例6-1-3已知某型號的JK觸發(fā)器的邏輯符號圖如圖6-1-5（b）所示，觸發(fā)器的輸入信號J、K及CP波形如圖6-1-8所示。設(shè)觸發(fā)器的初始狀態(tài)為0。試畫出輸出端Q的波形圖。三、D觸發(fā)器雙穩(wěn)態(tài)觸發(fā)器

（一）D觸發(fā)器是一種應用廣泛的觸發(fā)器，所示為維持阻塞型D觸發(fā)器的邏輯符號。國產(chǎn)D觸發(fā)器幾乎全是維持阻塞型。DQ(n+1)說明11輸出狀態(tài)與D端相同00D觸發(fā)器的功能是：在時鐘脈沖觸發(fā)后，輸出將成為輸入段D的狀態(tài)。雙穩(wěn)態(tài)觸發(fā)器

例6-1-5分析圖6-1-11中兩個觸發(fā)器的邏輯功能。分析:圖示電路中,D觸發(fā)器的輸入端D與輸出

相連接,于是D=。如果該觸發(fā)器的現(xiàn)態(tài)為Qn,則D=Qn。由D觸發(fā)器功能可知,其次態(tài)為Qn+1=D,所以有Qn+1=可見,每來一個脈沖CP,觸發(fā)器翻轉(zhuǎn)一次,具有計數(shù)功能。具有這種計數(shù)功能的觸發(fā)器一般稱為T'觸發(fā)器。雙穩(wěn)態(tài)觸發(fā)器

例6-1-4邏輯電路如左圖所示,分析其邏輯功能。已知輸入信號D和時鐘脈沖CP的波形如右圖所示,畫出輸出端Q的波形。設(shè)電路的初始狀態(tài)為0。分析:由邏輯電路可以看出,在JK觸發(fā)器的輸入端加了一個非門,JK觸發(fā)器的JK狀態(tài)總是相反。于是當D=1,即J=1、K=0時,在時鐘脈沖CP下降沿到來時,Q=1;

當D=0,即J=0、K=1時,在時鐘脈沖CP下降沿到來時,Q=0。可見該電路輸出與輸入之間的關(guān)系為Qn+1=Dn所以該邏輯電路的邏輯功能與D觸發(fā)器相同,它是利用主從型JK觸發(fā)器構(gòu)成的主從型D觸發(fā)器。根據(jù)其邏輯功能,并注意到下降沿觸發(fā)的特點,畫出Q端的波形如圖6-1-10(b)所示。雙穩(wěn)態(tài)觸發(fā)器

例6-1-5已知邏輯電路如圖（a）（b），分析其邏輯功能。分析:圖6-1-11（a）所示電路中，D觸發(fā)器的輸入端D與輸出端

相連接，于是D=。如果該觸發(fā)器的現(xiàn)態(tài)為Qn，則D等于

。由D觸發(fā)器功能可知，其次態(tài)為Qn+1=D，所以由Qn+1=

可見，沒來一個脈沖CP，觸發(fā)器翻轉(zhuǎn)一次，具有計數(shù)功能。具有這種計數(shù)功能的觸發(fā)器一般稱為T’觸發(fā)器雙穩(wěn)態(tài)觸發(fā)器

例6-1-5已知邏輯電路如圖（a）（b），分析其邏輯功能。分析:圖6-1-11（b）所示電路中，JK觸發(fā)器的J、K端連接在一起作為一個輸入端T。根據(jù)JK觸發(fā)器的邏輯功能，當T=0時,在時鐘脈沖CP觸發(fā)下,觸發(fā)器輸出狀態(tài)不變；當T=1時，具有計數(shù)功能。具這種功能的觸發(fā)器稱為

T觸發(fā)器。點睛

1.雙穩(wěn)杰觸發(fā)器是組成時序邏輯電路的基本單元,有0和1兩個穩(wěn)定輸出狀態(tài)。雙穩(wěn)態(tài)觸發(fā)是一種具有記憶功能的邏輯元件,這是它區(qū)別于門電路的最大特點。2.雙穩(wěn)態(tài)觸發(fā)器按邏輯功能可分為RS觸發(fā)器、JK觸發(fā)器、D觸發(fā)器和T觸發(fā)器等。整流電路點睛

3.由于觸發(fā)器內(nèi)部電路結(jié)構(gòu)形式不同,因而其觸發(fā)方式和時刻不同?；綬S觸發(fā)器為低電觸發(fā),可控RS觸發(fā)器為高電平觸發(fā),主從結(jié)構(gòu)的觸發(fā)器是在時鐘脈沖下降沿(即后沿)觸發(fā),維持塞結(jié)構(gòu)的觸發(fā)器是在時鐘脈沖上升沿(即前沿)觸發(fā)。4.從應用的角度出發(fā),應在理解的基礎(chǔ)上熟練掌握常用各類觸發(fā)器的邏輯功能,并熟記其透符號。整流電路6-2寄存器

第六章

觸發(fā)器和時序邏輯電路通用技術(shù)數(shù)碼寄存器1Content移位寄存器22一、數(shù)碼寄存器寄存器

主要由具有存儲功能的雙穩(wěn)態(tài)觸發(fā)器組合而成。一個觸發(fā)器可以存放1位二進制代碼，要存放n位二進制代碼，需用n個觸發(fā)器來構(gòu)成。寄存器移位寄存器數(shù)碼寄存器

寄存器是一種重要的數(shù)字電路部件，用來暫時存放指令、參與運算的數(shù)據(jù)或結(jié)果等。（一）數(shù)碼寄存器

數(shù)碼寄存器只供暫時存放數(shù)碼,根據(jù)需要可以將存放的數(shù)碼隨時取出參加運算或進行處理。存放及取出數(shù)碼由清零脈沖、接收脈沖和取數(shù)脈沖來控制。在接收數(shù)碼之前,通常先清零,即發(fā)出清零脈沖，使各觸發(fā)器復位。設(shè)寄存數(shù)碼為1010，將其送至各觸發(fā)器的D輸入端。當接收脈沖上升沿到達時,觸發(fā)器FF1、FF3翻轉(zhuǎn)為1態(tài),FF2、FF0保持0態(tài)不變,使Q3Q2Q1Q0=d3d2d1d0=1010，這樣待存數(shù)碼1010就暫存到寄存器中。需要取出寄存在寄存器中的數(shù)碼時,各位數(shù)碼在寄存器的輸出端

Q3Q2Q1Q0上是同時取出的。每當d3d2d1d0各端的新數(shù)據(jù)被接收脈沖打入寄存器后，原存的舊數(shù)據(jù)被自動刷新。

上述寄存器在輸入時各位數(shù)碼同時進入寄存器,取出時各位數(shù)碼同時出現(xiàn)在輸出端,因此也稱為并行輸入并行輸出寄存器。寄存器寄存器圖6-2-2是觸發(fā)器型4位集成寄存器CT1175的引腳圖,表6-2-1是其邏輯功能表。由表可知CT1175具有異步清零、并行輸入/輸出和保持功能。CPD3~D0Q功能0XX01清零1↑110送數(shù)1↑000送數(shù)10XQ0保持雙穩(wěn)態(tài)觸發(fā)器

①異步清零：或稱直接清零。無論寄存器原來處于何種狀態(tài),只要清零=0,即可使輸出端Q1~Q4全部清零，而與時鐘CP無關(guān)。②

并行輸入/輸出:當=1時,CP脈沖上升沿使Q4Q3Q2Q1=D4D3D2D1,而~則以反碼方輸出數(shù)據(jù)。③

保持:當=1月CP=0時,寄存器保持原來狀態(tài)。CPD4~D1Q功能0XX01清零1↑110送數(shù)1↑000送數(shù)10XQ0保持寄存器

除了用D觸發(fā)器構(gòu)成的寄存器外,還有一種鎖存器型的寄存器(或稱暫存器),通常由門電路機成,只有當選通信號LE=1時,鎖存器才能接收信號。如CT4375是雙2位鎖存器,由兩個獨立的鎖存器單元構(gòu)成,有獨立的選通輸入信號L。DLEQ功能0101置01110置1X0Q0保持二、移位寄存器（二）移位寄存器

移位寄存器不僅能寄存數(shù)碼,而且具有移位功能，即在移位脈沖作用下實現(xiàn)數(shù)碼逐次左移或右移。寄存器

上圖是由JK觸發(fā)器組成的4位移位寄存器。FF0接成D觸發(fā)器,數(shù)碼由D端串行輸入。所謂串行輸入,就是寄存的數(shù)碼從高位到低位(或由低位到高位)由第一個觸發(fā)器的D端依次輸入。

①工作之初先清零。

②從D輸入第一個數(shù)字，在位移脈沖后沿到來時，將FF0翻轉(zhuǎn)，從Q0輸出。

③從D輸入第二個數(shù)字，位移脈沖后沿到來時，F(xiàn)F0和FF1同時翻轉(zhuǎn)，此時Q1為第一個數(shù)字，Q0為第二個數(shù)字。后面兩個同理。寄存器移位脈沖數(shù)寄存器中的數(shù)碼位移過程Q3Q2Q1Q000000清零10001左移1位20010左移2位30101左移3位41001左移4位

可以看出，當?shù)谒膫€移位脈沖作用之后，1011這4位數(shù)碼就出現(xiàn)在四個觸發(fā)器的Q端,這時可以從Q3Q2Q1Q0取出這個數(shù)據(jù)。這種取數(shù)方式為并行輸出。如果再繼續(xù)送來四個移位脈沖,可以使寄存的這4位數(shù)碼1011逐位從Q3端輸出，這種取數(shù)方式為串行輸出。寄存器

如常用的CT4194(74LS194)寄存器組件就是4位雙向移位寄存器。這是一種功能較強的寄存器,除具有清零及保持功能外,既可左移又可右移,還可并行輸入、并行取出數(shù)據(jù)。這些功能均在時鐘脈沖前沿作用下工作。CPM1M0功能0XXX直接清零1↑00保持1↑01右移1↑10左移1↑11并行輸入寄存器

DSL寄存器例6-2-1寄存器應用實例之一是串行加法器。串行加法器是實現(xiàn)兩個二進制數(shù)逐位依次相加的部件,它的原理電路如圖6-2-6所示,圖中SRG4(1)~SRG4(3)均為移位寄存器。工作過程如下:①

進行運算之前先將各寄存器、觸發(fā)器清零。②

令SRG4(1)、SRG4(2)處于并行輸入狀態(tài),利用送數(shù)脈沖將加數(shù)A3A2A1A0。和被加數(shù)B3B2B1B0分別送入相應的寄存器中。③

在移位脈沖CP的作用下,SRG4(1)和SRG4(2)中的數(shù)據(jù)逐位右移(低位在前,高位在后),并在全加器中逐位相加,即串行相加。④

每次相加結(jié)束,本位和S,存入寄存器SRG4(3)中,進位C,存入進位觸發(fā)器FFC中,供全加器下一位相加時使用。點睛

寄存器是數(shù)字系統(tǒng)常用的邏輯部件,用來存放數(shù)碼或指令等。它由觸發(fā)器和門電路組成。一個觸發(fā)器只能存放1位二進制數(shù),存放n位二進制數(shù),要用n個觸發(fā)器。寄存器按功能分有數(shù)碼寄有器和移位寄存器。寄存器6-3計數(shù)器

第六章

觸發(fā)器和時序邏輯電路通用技術(shù)二進制加法計數(shù)器1Content十進制加法計數(shù)器22一、二進制加法計數(shù)器計數(shù)器按計數(shù)進位按計數(shù)功能

計數(shù)器是一種累計輸入脈沖數(shù)目的邏輯部件。按動作步調(diào)加法器減法器可逆計數(shù)器二進制十進制其他進制計數(shù)器同步計數(shù)器異步計數(shù)器計數(shù)器（一）二進制加法計數(shù)器

二進制只有0和1兩個數(shù)碼，加法規(guī)律是逢二進一，即0＋1＝1，1＋1＝10。也就是每當本位是1再加1時，本位就變?yōu)?，而向高位進位，使高位加1。由于雙穩(wěn)態(tài)觸發(fā)器有0和1兩個狀態(tài)，所以一個觸發(fā)器可以表示一位二進制數(shù)，如果要表示n位二進制數(shù)，就要用n個雙穩(wěn)態(tài)觸發(fā)器。要實現(xiàn)四位二進制加法的計數(shù)則必須用4個雙穩(wěn)態(tài)觸發(fā)器。計數(shù)器數(shù)字脈沖二進制十進制數(shù)Q3Q2Q1Q0000000100011200102300113401004501015601106701117810008910019101010101110111112110012131101131411101415111115160000進位計數(shù)器異步二進制加法計數(shù)器每來一個脈沖，最低位觸發(fā)器翻轉(zhuǎn)一次，而高位觸發(fā)器是在相鄰的低位觸發(fā)器從1變?yōu)?進位時翻轉(zhuǎn)。各觸發(fā)器的JK端都懸空,相當于1,所以均處于計數(shù)狀態(tài)。最低位觸發(fā)器的C端作為計數(shù)脈沖的輸入端,其他各觸發(fā)器的C端與相鄰的低位觸發(fā)器的Q端相連接,使低位觸發(fā)器的進位脈沖從Q端輸出后送到相鄰的高位觸發(fā)器的C端,這符合主從型觸發(fā)器在正脈沖后沿觸發(fā)的特點。這樣,最低位觸發(fā)器每來一個計數(shù)脈沖就翻轉(zhuǎn)一次,而高位觸發(fā)器只有當相鄰的低位觸發(fā)器從1變0向其輸出進位脈沖時才翻轉(zhuǎn)。因此該電路是一個二進制加法計數(shù)器。計數(shù)器分頻器由波形圖不難看出,每個觸發(fā)器輸出脈沖的頻率是它的低一位觸發(fā)器輸出脈沖頻率的二分之一,稱為2分頻。因此Q0Q1Q2Q3輸出脈沖頻率分別是計數(shù)脈沖CP的2分頻、4分頻、8分頻和16分頻。所以這種計數(shù)器也可作為分頻器使用。由于這個計數(shù)器的計數(shù)脈沖不是同時加到各觸發(fā)器的C端,因而各觸發(fā)器的狀態(tài)變化時刻不一致,與計數(shù)脈沖不同步,所以稱為異步二進制加法計數(shù)器。計數(shù)器同步二進制加法計數(shù)器各個觸發(fā)器的時鐘脈沖為同一個計數(shù)輸入脈沖，它們狀態(tài)的更新是同時的。所示是由主從型JK觸發(fā)器組成的4位同步二進制加法計數(shù)器。當T=1(J=K=1)時,計數(shù)脈沖使觸發(fā)器翻轉(zhuǎn);當T=0(J=K=0)時,計數(shù)脈沖來到觸發(fā)器C端后觸發(fā)器狀態(tài)不變。圖中每個觸發(fā)器有多個J端和K端。如前所述，J端之間和K端之間都是與邏輯關(guān)系,即對于每一個觸發(fā)器而言,只有它的幾個J端全為1時,才能認為J端是1。①

最低位觸發(fā)器FF0：J0=K0=1,每來一個計數(shù)脈沖就翻轉(zhuǎn)一次。②

第二位觸發(fā)器FF1：J1=K1=Q0，所以在

Q0=1時再來一個計數(shù)脈沖才翻轉(zhuǎn)。③

第三位觸發(fā)器FF2：J2=K2=Q1Q0，所以只有當

Q1=Q0=1時再來一個計數(shù)脈沖才翻轉(zhuǎn)。④

第四位觸發(fā)器FF3：J3=K3=Q2Q1Q0，所以只有當

Q2=Q1=Q0=1時再來一個計數(shù)脈沖才翻轉(zhuǎn)。計數(shù)器[例6-3-1]：分析邏輯電路的邏輯功能，說明其用途。設(shè)初始狀態(tài)為000。分析：（1）各觸發(fā)器的J、K端的邏輯關(guān)系式：(2)因初始狀態(tài)為000，故各觸發(fā)器J、K端的電平：F0：J0＝1，K0=1F1：J1＝1，K1=1F2：J2＝0，K2=1F0：J0＝Q2，K0=1F1：J1＝1，K1=1F2：J2＝Q1·Q0，K2=1計數(shù)器計數(shù)器集成二進制計數(shù)器CT4169為可預置的4位二進制可逆(加減)計數(shù)器,右圖是它的引腳圖。各引腳含義如下：CP：計數(shù)器時鐘脈沖輸入端D3、D2、D1、D0:預置數(shù)輸入端Q3、Q2、Q1、Q0:計數(shù)器輸出端CTP、CTT：計數(shù)控制端CO：進位/借位輸出端，低電平有效。U/D:可逆計數(shù)控制輸入端(1:加法計數(shù),0:減法計數(shù))。計數(shù)器CT4169具有如下功能：

（1）同步預置：可使計數(shù)器從某一預置值開始，當達到計數(shù)最大值并產(chǎn)生進位（借位）信號時，使預置控制有效，計數(shù)器接受預置值并從該值開始新一輪計數(shù)。因而可通過設(shè)置不同的預置值來構(gòu)成任意制的計數(shù)器。

（2）同步加/減法計數(shù)：當LD=1、CTP和CTT=0時，若U/D=1，對CP脈沖加法計數(shù)。若U/D=0，進行減法計數(shù)。計數(shù)時，Q3～Q0同時變化，故為同步計數(shù)。（3）保持：LD=1、CTP和CTT至少有一端為1時，計數(shù)器保持原來狀態(tài)不變。

計數(shù)器

CT4169構(gòu)成的五進制加法計數(shù)器CT4169的預置數(shù)應為24-5＝11（即二進制數(shù)1011），現(xiàn)將預置端D3～D0置為1011狀態(tài)，U/D端為1。計數(shù)器從初始1011開始計數(shù)。第1個CP脈沖來到時，計數(shù)值為1100，第4個CP脈沖來到時，計數(shù)值為1111，第5個CP脈沖來到時，計數(shù)器變?yōu)?000。此時進位端CO向高位送出一個進位脈沖，并使預置數(shù)控制端LD＝0，將預置數(shù)重新送入計數(shù)器，開始下一輪計數(shù)。這種方法是利用重復預置某個數(shù)字的方法，使計數(shù)器跳過若干不需要的狀態(tài)，從而得到任意進制的計數(shù)器，稱為反饋置數(shù)法。二、十進制加法計數(shù)器（一）十進制加法計數(shù)器十進制有0，1，2，...，9十個數(shù)碼，當遇到9+1時，這一位要回到0，并向高位進一，即“逢十進一”。一個4位二進制加法計數(shù)器共有16個狀態(tài)，為了表示十進制的十個數(shù)碼，我們將在十六個狀態(tài)中想辦法去掉六個，如，在常用的8421BCD編碼中，我們通常會用前面的0000~1001來表示前面的0~9的十個編碼，而去掉后面的1010~1111后面的六個編碼。計數(shù)器數(shù)字脈沖二進制數(shù)十進制數(shù)Q3Q2Q1Q0000000100011200102300113401004501015601106701117810008910019100000進位計數(shù)器與4位二進制加法計數(shù)器相比，前面九個數(shù)碼相同，只是第十個計數(shù)脈沖到來后計數(shù)器不是由1001變成1010，而是恢復初始狀態(tài)變成0000，即要求第二位FF1不得翻轉(zhuǎn)，保持0態(tài)，第四位FF3翻轉(zhuǎn)成0態(tài)。計數(shù)器(1)FF0：J0=K0=1，每來一個計數(shù)脈沖就翻轉(zhuǎn)一次。(3)FF2：J2=K2＝Q1Q0

，在Q1＝Q0＝1時再來一個脈沖才翻轉(zhuǎn)一次。(4)FF3：J3=Q2Q1Q0

，K3＝Q0，在Q2＝Q1＝Q0＝1時來到第八個計數(shù)脈沖才由0翻轉(zhuǎn)為1，而在第十個計數(shù)脈沖時由1翻轉(zhuǎn)為0。發(fā)出溢出或向高位送出進位信號。(2)FF1：J1=Q3Q0

,K1=Q0，在Q3＝1和Q0=1時再來一個脈沖才翻轉(zhuǎn)一次。計數(shù)器

工作過程分析如下：

（1）初始狀態(tài)為0000，J0＝K0＝1，J1＝K1＝0，J2＝K2＝0，J3＝K3＝0，在第一個計數(shù)脈沖作用下，F(xiàn)F0翻轉(zhuǎn)為1，使Q0＝1，其他觸發(fā)器不翻轉(zhuǎn)，保持0態(tài)，計數(shù)器狀態(tài)為0001。

（2）再根據(jù)Q3、Q2、Q1、Q0＝0001，求得各觸發(fā)器控制端的電平，由此可得第二個計數(shù)脈沖作用后的下一狀態(tài)為0010。

（3）以此類推，當Q3、Q2、Q1、Q0＝1001時，有J0＝K0＝1，J1＝0，K1＝1，J2＝K2＝0和J3＝0，K3＝1，所以當?shù)谑畟€計數(shù)脈沖到來時，使F0翻轉(zhuǎn)為0，F(xiàn)3翻轉(zhuǎn)為0，F(xiàn)2和F1保持0態(tài)不變，因此得到Q3Q2Q1Q0＝0000，又回到初始狀態(tài)。計數(shù)器

同步十進制可逆計數(shù)器CT4190：（1）異步預置：當

＝0時，無論時鐘端CP處于什么狀態(tài)，都可將輸出端Q3～Q0預置成D3～D0端的輸入數(shù)d3～d0。（2）同步加/減法計數(shù)：當

＝1、

＝0時，若/D=0，為加法計數(shù)；若/D＝1,為減法計數(shù)，片內(nèi)為并行進位，所以是同步計數(shù)。

（3）保持:當

＝1、

＝1時，計數(shù)器保持原來狀態(tài)不變。

（4）級間進位/錯位。

當計數(shù)上溢(加法計數(shù))或下溢(減法計數(shù))時:進位/錯位端CO/BO輸出一個寬度約為CP脈沖周期的高電平脈沖；而行波時鐘輸出端

則輸出一個寬度為CP低電平部分的低電平脈沖。因而利用

端可以將N片CT4190級聯(lián)為N位十進制同步計數(shù)器。

計數(shù)器

同步十進制可逆計數(shù)器CT4190：COD3D2D1D0D3D2D1D00XXXd3d2d1d0d3d2d1d0100↑XXXX加法計數(shù)101↑XXXX減法計數(shù)11XXXXXX保持CO/BCCP011XX1X0X1計數(shù)器

4位二進制同步計數(shù)器CT4161

當復位端

＝0時，其輸出端Q3～Q0被全部清零。CTP和

CTT是計數(shù)控制端，高電平有效。設(shè)計數(shù)器從0000開始計數(shù)，

輸入第九個計數(shù)脈沖之后，計數(shù)器狀態(tài)為1001，第十個技術(shù)脈沖的上升沿是計數(shù)器狀態(tài)為1010。此時G的輸出==0，使得異步計數(shù)器清零，并從CO端輸入一個進位信號。

這就是”反饋置零法“，即利用計數(shù)器的復位（清零）功能構(gòu)成任意進制計數(shù)器的方法。

上圖電路接線雖然簡單，但工作可靠性比較差。為此可采右

圖所示的改進電路,當?shù)谑畟€計數(shù)脈沖使計數(shù)器進入1010狀態(tài)后，

與非門G輸出低電平，使基本RS觸發(fā)器復位Q端輸出的低電平將

使CT4161清零，這時雖然G門低電平輸出信號消失,但基本RS觸發(fā)器狀態(tài)不會發(fā)生改變,將維持清零信號,直到計數(shù)脈沖CP回到低電平,基本RS觸發(fā)器被置1,計數(shù)器的清零信號才消失。計數(shù)器

例6-3-2

如圖所示為CT4090(二-五-十進制計數(shù)器)的邏輯圖和引腳排列圖，其功能如表6-3-7所示。由功能表可知：R0（1）和R0（2）是清零輸入端，當兩端全為1時，將四個觸發(fā)器清零R9（1）和R9（2）是置9輸入端，當兩端全為1時,Q3Q2Q1Q0=1001,即表示十進制數(shù)9。清零時,R9（1）和R9（2）中至少有一端為0，使不置1，以保證可靠清零。它有兩個時鐘脈沖輸入端CP0和CP1。

試分析：（1）只輸入計數(shù)脈沖CP0時，是幾進制計數(shù)器？（2）只輸入計數(shù)脈沖CP1時，是幾進制計數(shù)器？（3）將Q0端與CP1端連接，輸入計數(shù)脈沖CP0，是幾進制計數(shù)器？計數(shù)器

分析：（1）只輸入計數(shù)脈沖CP0，由Q0端輸出，F(xiàn)F1～FF3三位觸發(fā)器不用，為二進制加法計數(shù)器。（2）只輸入計數(shù)脈沖CP1，由Q3、Q2、Q1端輸出，為五進制加法計數(shù)器。（3）各觸發(fā)器的J、K端的邏輯式是

F0：J0＝1

K0＝1F1：J1＝

K1＝1F2：J2＝1

K2＝1F3：J3＝Q2·Q1

K3＝1

然后，從初始狀態(tài)0000開始逐步由現(xiàn)狀態(tài)分析得出下一狀態(tài)，一直分析到恢復初始狀態(tài)0000，可知是8421BCD碼十進制計數(shù)器。點睛

1.計數(shù)器是數(shù)字電路和計算機中廣泛應用的一種邏輯部件,可累計輸入脈沖的個數(shù),可用于定時、分頻、時序控制等。2.計數(shù)器按計數(shù)功能分,有加法計數(shù)器、減法計數(shù)器和可逆計數(shù)器;按計數(shù)脈沖引入方式分,有異步計數(shù)器和同步計數(shù)器;按計數(shù)制分,有二進制計數(shù)器、十進制計數(shù)器和N進制計數(shù)器。計數(shù)器點睛

3.反饋置零法:當滿足一定的條件時,利用計數(shù)器的復位端強迫計數(shù)器清零,重新開始新一輪計數(shù)。利用反饋置零法可用已有的計數(shù)器得出小于原進制的計數(shù)器。如用一片74LS290可構(gòu)成十進制計數(shù)器,再將十進制計數(shù)器適當改接,利用其清零端進行反饋清零,則可得出十以內(nèi)的任意進制計數(shù)器。計數(shù)器6-4數(shù)/模和模/數(shù)轉(zhuǎn)換器

第六章

觸發(fā)器和時序邏輯電路通用技術(shù)數(shù)/模轉(zhuǎn)換器

1Content模/數(shù)轉(zhuǎn)換器

22一、數(shù)/模轉(zhuǎn)換器

數(shù)/模轉(zhuǎn)換器

能將數(shù)字量轉(zhuǎn)換為模擬量的裝置稱為數(shù)/模轉(zhuǎn)換器

簡稱D/A轉(zhuǎn)換器或DAC（DigitalAnalogConverter）

能將數(shù)字量轉(zhuǎn)換為模擬量的裝置稱為模/數(shù)轉(zhuǎn)換器

簡稱A/D轉(zhuǎn)換器或DAC（AnalogDigitalConverter）一.數(shù)/模轉(zhuǎn)換器

數(shù)/模轉(zhuǎn)換器輸入的是數(shù)字，輸出的是模擬量，由于構(gòu)成數(shù)字代碼的每一位都由一定的”權(quán)“。因此為了將數(shù)字量轉(zhuǎn)換為模擬量，必須將數(shù)字量中每一位代碼按其”權(quán)“轉(zhuǎn)換成相應的模擬量，然后再將代表各位代碼的模擬量相加，即可得到與該數(shù)字量成正比的模擬量。這就是構(gòu)成數(shù)/模轉(zhuǎn)換器的基本思想。

數(shù)/模轉(zhuǎn)換器

4位T形電阻網(wǎng)路數(shù)/模轉(zhuǎn)換器由電子開關(guān)T形電阻求和網(wǎng)絡(luò)、運算放大器和基準電壓源等部分組成。

T形電阻網(wǎng)絡(luò)由8個電阻構(gòu)成，位數(shù)/模轉(zhuǎn)換器的T形電阻網(wǎng)絡(luò)由2n個電阻構(gòu)成。T形電阻網(wǎng)絡(luò)的輸出端接到運算放大器的反相輸入端。

運算放大器接成反相比例運算電路，它與T形電阻網(wǎng)絡(luò)一起構(gòu)成反相輸入加法運算電路，它的輸出是模擬電壓uO。UO

是由基準電壓源提供的，稱為參考電壓或基準電壓。S3、S2、S1、S0、是各位的電子模擬開關(guān)，是由電子器件構(gòu)成的。D3、D2、D1、D0是輸入數(shù)字量，是存放在數(shù)碼寄存器中的4位二進制數(shù),各位數(shù)碼分別控制相應位的電子模擬開關(guān)。當二進制數(shù)第k位DK=1時,開關(guān)SK接到位置1上,即將基準電源UR

經(jīng)第k條支路電阻RK

的電流匯集到運算放大器的反相輸入端。當DK=0時,SK接到位置0,則相應電流將直接流入地。數(shù)/模轉(zhuǎn)換器

下面分析輸入數(shù)字量和模擬電壓uO間的關(guān)系

無論數(shù)字量DK是0還是1，每節(jié)電路的輸入電阻都是R，所以當電路中D、C、B、A各節(jié)點的電位也要減半，每節(jié)2R支路中的電流也要逐位減半。當DK為1時，此電流引入運算放大器的反相輸入端，當DK為0時，此電流直接入地，對運放輸出電壓uO無影響。

根據(jù)加法運算電路輸出電壓與各輸入電壓的關(guān)系式，可得：模擬輸出量：若有n位二進制數(shù)：例如：對于4位數(shù)/模轉(zhuǎn)換器來說，

如果D3D2D1D0=1111時，如果D3D2D1D0=1111時數(shù)/模轉(zhuǎn)換器

DAC0832：

是帶有雙緩沖的、分辨率為8位的D/A轉(zhuǎn)換器。功耗僅200mW，它包含兩個8位寄存器和一個8位D/A轉(zhuǎn)換器，具有兩種工作方式。（1）單級緩沖

輸入寄存器處于受控狀態(tài),數(shù)據(jù)寄存器處于直通狀態(tài),輸入數(shù)據(jù)先送到輸入寄存器,并立即送入D/A轉(zhuǎn)換器完成數(shù)/模轉(zhuǎn)換。這種方式一般用于一路D/A轉(zhuǎn)換。（2）多級緩沖

兩級寄存器均處于受控狀態(tài),數(shù)字量的輸入鎖存和D/A轉(zhuǎn)換分兩步完成,這種方式一般用于多路D/A的同步轉(zhuǎn)換。因此,DAC0832在運行過程中可以同時保留兩組數(shù)據(jù):一組是即將轉(zhuǎn)換的數(shù)據(jù),保存在D/A轉(zhuǎn)換器中;另一組是下一組數(shù)據(jù),保存在輸入寄存器中。二、模/數(shù)轉(zhuǎn)換器

數(shù)/模轉(zhuǎn)換器

模/數(shù)轉(zhuǎn)換器與數(shù)/模轉(zhuǎn)換器相反，是將模擬量輸入信號轉(zhuǎn)換成數(shù)字量輸入。

逐次逼近模/數(shù)轉(zhuǎn)換器：

它的工作原理可用天平稱重過程做比喻。

順序砝碼質(zhì)量比較判斷該砝碼是保留或除去暫時結(jié)果18g砝碼質(zhì)量<待測物質(zhì)量保留8g2加2g砝碼總質(zhì)量<待測物總質(zhì)量保留12g3加2g砝碼總質(zhì)量>待測物總質(zhì)量除去12g4加1g砝碼總質(zhì)量=待測物總質(zhì)量保留13g數(shù)/模轉(zhuǎn)換器

由表可知，上述稱量過程遵循如下規(guī)則：①

按砝碼質(zhì)量逐次減半的順序加入砝碼。②

每次所加砝碼是否保留,取決于加入新的砝碼后天平上的砝碼總質(zhì)量是否超過待測物質(zhì)量。若超過，新加入的砝碼應除去；若未超過，新加砝碼應保留。③

直到質(zhì)量最輕的一個砝碼也試過后，則天平上所有砝碼的質(zhì)量總和就是待測物質(zhì)量。數(shù)/模轉(zhuǎn)換器

逐次逼近型模/數(shù)轉(zhuǎn)換器的工作原理與上述稱物過程十分相似。

一般由順序脈沖發(fā)生器、逐次逼近寄存器、數(shù)/模轉(zhuǎn)換器(DAC)和電壓比較器幾部分組成。

轉(zhuǎn)換前先將寄存器清零。轉(zhuǎn)換開始后順序脈沖發(fā)生器輸出的順序脈沖首先將寄存器的最高位置1，經(jīng)數(shù)/模轉(zhuǎn)換器轉(zhuǎn)換為相應的模擬電壓uA送入比較器與待轉(zhuǎn)換的輸入電壓ui

進行比較。若uA>ui，說明數(shù)字量過大，將最高位的1除去，而將次高位置1：若uA<ui

說明數(shù)字量還不夠大，應將這一位的1保留，還需將次高位置1。這樣逐次比較下去，一直到最低位比較完為止。最后，寄存器的邏輯狀態(tài)(即其存數(shù))就是輸入電壓ui轉(zhuǎn)換成的輸出數(shù)字量。

模擬電壓在時間上一般是連續(xù)變化的量，而要輸出的是數(shù)字量，在進行轉(zhuǎn)換時必須在一系列選定的時間間隔對模擬電壓采樣，經(jīng)采樣保持電路得出的每次采樣結(jié)束時的電壓就是上述待轉(zhuǎn)換的輸入電壓ui

。數(shù)/模轉(zhuǎn)換器

ADC0809：

采用CMOS工藝制成的逐次逼近型A/D轉(zhuǎn)換器，有8路模擬量輸入通道，輸出為8位二進制數(shù),轉(zhuǎn)換時間約為100μS。IN0~IN7：8個模擬量輸入通道，可以對8路不同的模擬輸入量進行A/D轉(zhuǎn)換。ADDC、ADDB、ADDA(C、B、A)：通道號選擇端口。D7~D0：數(shù)字量輸出端。START：啟動A/D轉(zhuǎn)換，當START=1時，開始A/D轉(zhuǎn)換。EOC：轉(zhuǎn)換結(jié)束信號，當A/D轉(zhuǎn)換結(jié)束后，EOC端發(fā)出一個正脈沖，作為判斷A/D轉(zhuǎn)換是否完成的檢測信號，或作為向計算機申請中斷(請求對轉(zhuǎn)換結(jié)果進行處理)的信號。數(shù)/模轉(zhuǎn)換器

OE：輸出允許控制端，當0E=1時，將A/D轉(zhuǎn)換結(jié)果送入數(shù)據(jù)總線(即讀取數(shù)字量)。CLK：實時時鐘，可通過外接R