卷積碼編譯碼仿真分析案例目錄 1 2 3 4 5 5 6的硬件實(shí)現(xiàn)。本節(jié)章節(jié)將在QuartusⅡ軟件上設(shè)計(jì)好的(2,1,2)卷積碼進(jìn)行聯(lián)電子設(shè)計(jì)自動(dòng)化(ElectronicDesignAutomation),EDA,已經(jīng)成為了電子技術(shù)(1)如何使國家電子設(shè)計(jì)研究成果以國家自主擁有知識(shí)產(chǎn)權(quán)的設(shè)計(jì)方式實(shí)現(xiàn)(2)不斷有新的EDA軟件推出，并且支持強(qiáng)大的硬件描述語言。(3)科學(xué)電子技術(shù)不斷發(fā)展進(jìn)入EDA,傳統(tǒng)的電路設(shè)計(jì)系統(tǒng)不斷改變，軟硬件技術(shù)的基本融合，都促使了EDA的發(fā)展。(4)EDA的發(fā)展使得各電子科學(xué)領(lǐng)域之間沒有界限，更加相互包容。(5)隨著更大更高規(guī)模的基于FPGA和CPLD系列器件的不斷更新推出。(6)基于EDA的設(shè)計(jì)EDA硬件設(shè)計(jì)測(cè)試工具、用于ASIC設(shè)計(jì)的標(biāo)準(zhǔn)單元已經(jīng)開始廣泛涵蓋一些具有設(shè)計(jì)大規(guī)模和可應(yīng)用性的電子系統(tǒng)及設(shè)計(jì)復(fù)雜性的IP(8)不斷有高效率低成本的技術(shù)被研發(fā)，并且逐漸往成熟方面的發(fā)展?？趫D1.1是基于EDA軟件的FPGA/CPLD軟件開發(fā)工作流程的示框圖：載LD器件系統(tǒng)真1.2Altera公司可編程器件及軟件系列產(chǎn)品與本系列的主要器件模塊結(jié)構(gòu)相似，由驅(qū)動(dòng)輸入輸出邏輯塊、嵌入式宜。第二種方式分類為復(fù)雜的器件諸如所有FPGA等復(fù)雜器件，包括器件APEX20K、MERCURY等，這些復(fù)雜的種國際通用的硬件集成電路設(shè)計(jì)高級(jí)編程語言，設(shè)計(jì)者用它可以直接來進(jìn)行系統(tǒng)與硬件電路的綜合描述、仿真、綜合和驗(yàn)證，甚至是故障模擬。它最初由PhilMoorby于1983年創(chuàng)建，其中出色的仿真測(cè)試工具Verilog-XL首先獲得成功，為后來Verilog的廣泛應(yīng)用發(fā)展奠定堅(jiān)實(shí)了基礎(chǔ)。經(jīng)于1995年被正式批準(zhǔn)確定為IEEEStd1364-1995標(biāo)準(zhǔn)。VerilogHDL語言的特點(diǎn)：(1)語法簡(jiǎn)單易學(xué)，與C語言相近。(2)對(duì)電路進(jìn)行設(shè)計(jì)時(shí)不用過多的考慮工藝設(shè)計(jì)的具體細(xì)節(jié)，只需要根據(jù)不同的要求設(shè)計(jì)出所需要的電路即可。(3)能夠及時(shí)在抽象的各個(gè)層次上進(jìn)行仿真，以便及時(shí)發(fā)現(xiàn)錯(cuò)誤，進(jìn)行改正，縮短設(shè)計(jì)的周期。(4)可以用精煉、簡(jiǎn)單的描述對(duì)不同層次進(jìn)行設(shè)計(jì)。VerilogHDL的設(shè)計(jì)本著自上而下的設(shè)計(jì)思路，不同的層次都可以進(jìn)行驗(yàn)證和仿真。圖1.2是自上向下設(shè)計(jì)思想的示意圖。模塊模塊模塊圖1.2自上而下的設(shè)計(jì)思想第二個(gè)層次上，就是利用RTL計(jì)算方式上的描述，也就是稱為利用寄存器方式傳輸器的描述；第三個(gè)層次上，最后就是程序邏輯綜合，也就是如何利用邏輯綜合這個(gè)工具，將在RTL兩種方式中所描述的程序轉(zhuǎn)換后生成一個(gè)用基本網(wǎng)絡(luò)邏輯編程元件方式表示的程序文件(門級(jí)別的網(wǎng)絡(luò)程序表)。最終將所有的層次轉(zhuǎn)化稱為FPGA的程序碼字，利用FPGA的手段完成對(duì)硬件電路的設(shè)計(jì)，或者直接轉(zhuǎn)換成具有相應(yīng)的一種ASCI網(wǎng)絡(luò)芯片的設(shè)計(jì)制造生產(chǎn)工藝，做出新的ASCI網(wǎng)絡(luò)芯片。采用Verilog語言進(jìn)行設(shè)計(jì)，是因?yàn)閂erilog語言算法不用過多的考慮門級(jí)制造工藝，將布局與時(shí)延的計(jì)算分開實(shí)現(xiàn)，從而減輕了設(shè)計(jì)的繁瑣，按照上述層次化設(shè)計(jì)思想，VerilogHDL的設(shè)計(jì)流程可以大致分為兩部分：(1)設(shè)計(jì)思路階段：根據(jù)項(xiàng)目要求設(shè)計(jì)語言一一布線布局一一投入生產(chǎn)。(2)設(shè)計(jì)驗(yàn)證階段：設(shè)計(jì)完成時(shí)，進(jìn)行各個(gè)層次與模塊的仿真工作，如果在仿真時(shí)出現(xiàn)問題，可以及時(shí)返回設(shè)計(jì)的地方進(jìn)行修改，直到修改成功，可以作出正確的仿真結(jié)果。QuartusⅡ設(shè)計(jì)軟件可以直接有效提供滿足軟件設(shè)計(jì)的實(shí)際需求，為各種不同的現(xiàn)場(chǎng)可編程門陣列提供了全面、應(yīng)用簡(jiǎn)單的軟件設(shè)計(jì)工具。QuartusⅡ的主要軟件設(shè)計(jì)工作流程如下圖1.3所示。真理1.5卷積碼編譯碼性能仿真與驗(yàn)證1.5.1卷積碼編碼器性能仿真驗(yàn)證卷積碼編碼器包括時(shí)鐘輸入信號(hào)clk,復(fù)位信號(hào)rst,1比特位寬數(shù)據(jù)輸入信號(hào)data_in,2比特位寬編碼輸出信號(hào)data_out。用Verilog硬件語言設(shè)計(jì)的(2,1,2)卷積碼編碼器在Modelsim仿真軟件生成的仿真波形如圖1.4所示。FileEditViewCompileSimulateAddWaveToolsLayoutBookmarksWindow6食→|國100ps+國國國I圖1.4(2,1,2)卷積碼編碼仿真圖從上圖的仿真圖中可以看出來，每輸入一位的數(shù)據(jù)，就有兩位的編碼輸出，符合了(2,1,2)編碼器的設(shè)計(jì)，輸入序列為10101001,輸出序列為01100110011001100110,說明該(2,1,2)卷積碼編碼器的設(shè)計(jì)是正確的。下圖1.5為 TotalGXBReceiverCh TotalGXBReceiverCh Successful-WedMay2615:05:062021400圖1.5(2,1,2)卷積碼編碼器占用資源圖從上圖中可以看出本次設(shè)計(jì)選用的芯片為EP4CGX15BF14C6,編碼器占用了FPGA芯片EP4CGX15BF14C6中14400個(gè)邏輯單元中的4個(gè)邏輯單元，占用率小于1%,占用了芯片81個(gè)引腳中的5個(gè)引腳，占用率6%,可以看出整個(gè)編碼器的電路規(guī)模相對(duì)來說很小。前面對(duì)卷積碼譯碼器進(jìn)行了分解，對(duì)各個(gè)模塊的算法進(jìn)行剖析與設(shè)計(jì)，下面對(duì)VFileEdtVewCompileSimulateAdWaveToolsLayoutBookmarksWindowrProcese8LLbry×sn圖1.6Viterbi譯碼器仿真圖從仿真圖可以看出，在受到干擾信號(hào)c之后，圖中顯示譯碼器輸出的序列y在發(fā)生一小段延時(shí)后，與輸入編碼器的序列x一致，說明該譯碼器受到干擾的信息后，仍然可以完成正確的譯碼工作，驗(yàn)證了設(shè)計(jì)的正確性。下圖1.7為QuartusⅡ綜合顯示的Viterbi譯碼器占用資源圖示。譯碼器的功能仿真設(shè)計(jì)中，采用的芯片為EP4CE10F17C7,占用了芯片EP4CE10F17C7的所有10320個(gè)邏輯單元中