半導(dǎo)體工藝工程師高頻面試題

【精選近三年60道高頻面試題】

【題目來源：學(xué)員面試分享復(fù)盤及網(wǎng)絡(luò)真題整理】

【注：每道題含高分回答示例+避坑指南】

1.請簡述半導(dǎo)體制造中的八大核心工藝步驟，并重點介紹你最熟悉的一個模塊的原理。

（基本必考|重點準(zhǔn)備）

2.在CVD（化學(xué)氣相沉積）工藝中，StepCoverage（臺階覆蓋率）不佳通常是由哪些參數(shù)

導(dǎo)致的？如何優(yōu)化？（常問|考察實操）

3.請解釋DryEtch（干法刻蝕）中各向異性和各向同性的區(qū)別，以及如何通過調(diào)整氣體配比

來控制SideEtch（側(cè)蝕）？（重點準(zhǔn)備|考察實操）

4.如果讓你設(shè)計一個DOE（實驗設(shè)計）來尋找最佳的刻蝕速率和均勻性平衡點，你會選擇

哪種DOE模型？為什么？（需深度思考|網(wǎng)友分享）

5.在光刻工藝中，什么是駐波效應(yīng)（StandingWaveEffect）？通常使用什么方法來消除

它？（基本必考|背誦即可）

6.描述一下你處理過的最棘手的ProcessExcursion（工藝偏移）事件，你是如何定位Root

Cause的？（極高頻|考察實操）

7.對于PVD工藝，如何改善靶材利用率（TargetUtilization）？（常問|網(wǎng)友分享）

8.請解釋CMP（化學(xué)機械拋光）中的Dishing（碟陷）和Erosion（侵蝕）現(xiàn)象及其產(chǎn)生原

因。（重點準(zhǔn)備|學(xué)員真題）

9.如果InlineSPC（統(tǒng)計過程控制）圖表顯示某臺機臺出現(xiàn)連續(xù)7個點在均值一側(cè)（Ruleof

7），但所有點都在規(guī)格線（SpecLimit）內(nèi)，你會怎么做？（極高頻|考察實操）

10.在離子注入（Implantation）后，為什么要進行退火（Annealing）？快速熱退火（RTA）

與爐管退火的區(qū)別是什么？（基本必考|背誦即可）

11.什么是LoadingEffect（負(fù)載效應(yīng)）？在刻蝕工藝中如何補償微觀負(fù)載效應(yīng)？（需深度思

考|反復(fù)驗證）

12.假設(shè)你的產(chǎn)線良率突然下降了1%，WAT（晶圓接受測試）數(shù)據(jù)顯示閾值電壓（Vt）異

常，你會優(yōu)先檢查哪些工藝環(huán)節(jié)？（需深度思考|考察實操）

13.請解釋High-k介質(zhì)材料為什么能降低漏電流？它通常配合什么類型的柵極材料使用？

（重點準(zhǔn)備|學(xué)員真題）

14.在生產(chǎn)線上，如果Operator（操作員）誤操作導(dǎo)致一批晶圓報廢（Scrap），作為工藝工

程師，你如何處理這類人為失誤并防止復(fù)發(fā)？（常問|考察抗壓）

15.描述一下你對FMEA（失效模式與影響分析）的理解，并舉一個你實際做過的FMEA案

例。（重點準(zhǔn)備|考察實操）

16.在濕法清洗（WetClean）中，SC-1和SC-2溶液分別主要去除什么類型的污染物？（基

本必考|背誦即可）

17.遇到機臺報警（Alarm）停機，而產(chǎn)線急需這批貨（HotLot），你會如何權(quán)衡風(fēng)險與產(chǎn)

出？（極高頻|考察抗壓）

18.什么是CDBias（關(guān)鍵尺寸偏差）？ADI（顯影后檢查）和AEI（刻蝕后檢查）的CD差異

通常由什么引起？（重點準(zhǔn)備|網(wǎng)友分享）

19.請談?wù)勀銓inFET（鰭式場效應(yīng)晶體管）結(jié)構(gòu)的理解，相比Planar（平面）結(jié)構(gòu)，它在

工藝上的最大挑戰(zhàn)是什么？（需深度思考|考察實操）

20.在薄膜沉積中，應(yīng)力（Stress）過大導(dǎo)致晶圓彎曲（Warpage）或薄膜剝落，你會調(diào)節(jié)哪

些工藝參數(shù)來改善？（重點準(zhǔn)備|反復(fù)驗證）

21.如何區(qū)分Defect（缺陷）是來源于光刻膠殘留還是刻蝕后的聚合物（Polymer）？你會用

什么檢測手段？（需深度思考|考察實操）

22.你有沒有經(jīng)歷過新機臺的Qual（認(rèn)證）過程？請描述你是如何制定QualPlan并驗證機臺

穩(wěn)定性的。（極高頻|學(xué)員真題）

23.在Diff/Furnace（擴散/爐管）工藝中，如何保證批次間（Run-to-Run）的氧化層厚度均勻

性？（常問|考察實操）

24.如果發(fā)現(xiàn)某批次晶圓的顆粒（Particle）數(shù)超標(biāo)，你如何利用DefectMap（缺陷圖）進行

SourceDown（溯源）？（極高頻|考察實操）

25.解釋一下EUV（極紫外光刻）相比DUV（深紫外光刻）的核心優(yōu)勢及目前面臨的主要工

藝難點。（需深度思考|網(wǎng)友分享）

26.當(dāng)Vendor（設(shè)備供應(yīng)商）給出的ProcessRecipe（工藝配方）無法滿足你的器件性能要

求時，你是如何進行調(diào)試的？（常問|考察實操）

27.什么是Selectivity（選擇比）？在接觸孔（ContactHole）刻蝕中，如何保證對底部的硅

或金屬有足夠的選擇比？（基本必考|重點準(zhǔn)備）

28.描述一次你成功降低Cost（成本）的案例，比如延長PM（預(yù)防性維護）周期或減少耗材

使用。（常問|考察實操）

29.在銅互連工藝中，為什么需要阻擋層（BarrierLayer）？常用的阻擋層材料是什么？

（基本必考|背誦即可）

30.如果CP（ChipProbing）測試發(fā)現(xiàn)邊緣良率（EdgeYield）明顯低于中心良率，可能的

原因有哪些？（需深度思考|反復(fù)驗證）

31.在等離子體刻蝕中，Ar（氬氣）的作用通常是什么？加入O2（氧氣）會對光刻膠產(chǎn)生什

么影響？（重點準(zhǔn)備|網(wǎng)友分享）

32.面對產(chǎn)線上的LowYield（低良率）調(diào)查，如果沒有任何明顯的設(shè)備報警或SPC異常，你

會從哪個角度切入？（極高頻|考察抗壓）

33.什么是ProcessWindow（工藝窗口）？你是如何定義和驗證一個新工藝的窗口大小的？

（重點準(zhǔn)備|考察實操）

34.在光刻中，OPC（光學(xué)鄰近效應(yīng)修正）的原理是什么？為什么隨著制程縮小它變得越來

越重要？（需深度思考|學(xué)員真題）

35.假如你在夜班時遇到刻蝕機臺發(fā)生Arcing（打火）現(xiàn)象，你會采取哪些緊急措施？（極

高頻|考察實操）

36.請解釋HKMG（高K金屬柵）工藝中“GateLast”和“GateFirst”流程的主要區(qū)別。（重點準(zhǔn)

備|網(wǎng)友分享）

37.如何解決光刻工藝中的Overlay（套刻誤差）問題？有哪些常見的對準(zhǔn)標(biāo)記（Alignment

Mark）設(shè)計？（常問|考察實操）

38.在CVD成膜過程中，假如出現(xiàn)Haze（霧狀缺陷），通常是什么化學(xué)反應(yīng)或物理過程導(dǎo)致

的？（需深度思考|反復(fù)驗證）

39.你如何管理和追蹤實驗片（DummyWafer）的使用？如何防止Dummy混入產(chǎn)品片

（PrimeWafer）？（常問|考察實操）

40.什么是LER（線邊緣粗糙度）？它對器件性能有什么影響？如何改善？（重點準(zhǔn)備|學(xué)員

真題）

41.當(dāng)兩個Metrology（量測）機臺測出的膜厚數(shù)據(jù)不一致（Mismatch）時，你如何判斷哪一

個是準(zhǔn)確的？（極高頻|考察實操）

42.請簡述Damascene（大馬士革）工藝流程，分為單大馬士革和雙大馬士革。（基本必考|

背誦即可）

43.在進行新材料導(dǎo)入（NewMaterialIntroduction）時，最擔(dān)心的是什么？如何防止交叉污

染（CrossContamination）？（重點準(zhǔn)備|考察實操）

44.如果你的TeamLeader堅持一個你認(rèn)為有風(fēng)險的工藝變更（Change），你會怎么做？

（常問|考察軟實力）

45.描述一下等離子體損傷（PlasmaDamage/PID）的機理，以及如何在工藝設(shè)計上規(guī)避

它？（需深度思考|網(wǎng)友分享）

46.在刻蝕高深寬比結(jié)構(gòu)（HighAspectRatio）時，通常會遇到哪些特定的工藝挑戰(zhàn)（如

Bowing、Twisting）？（重點準(zhǔn)備|考察實操）

47.如何編寫一份規(guī)范的8D報告（8DReport）？請簡述各步驟的核心。（基本必考|考察實

操）

48.什么是Lift-off（剝離）工藝？它與傳統(tǒng)的蝕刻工藝相比有什么優(yōu)缺點？（常問|網(wǎng)友分

享）

49.在CMP工藝中，Slurry（研磨液）的選擇對拋光速率和表面質(zhì)量有什么決定性影響？

（重點準(zhǔn)備|學(xué)員真題）

50.如果需要將一道工藝從8寸線轉(zhuǎn)移到12寸線（TechTransfer），你需要重點關(guān)注哪些參數(shù)

的Scaling（縮放）？（需深度思考|考察實操）

51.什么是OCP（OpenCircuitPotential）？在CMP終點檢測（EndpointDetection）中是如

何應(yīng)用的？（常問|反復(fù)驗證）

52.在薄膜生長中，Epitaxy（外延）與普通CVD的區(qū)別是什么？外延層常見的缺陷有哪些？

（重點準(zhǔn)備|學(xué)員真題）

53.面對產(chǎn)線緊急停電（PowerGlitch），復(fù)電后你負(fù)責(zé)的機臺首先要做什么檢查才能恢復(fù)生

產(chǎn)？（極高頻|考察抗壓）

54.什么是ProcessCapabilityIndex（Cpk）？如果Cpk<1.33，意味著什么？你將如何提升

它？（基本必考|考察實操）

55.解釋ALD（原子層沉積）的原理，為什么在先進節(jié)點中ALD越來越重要？（重點準(zhǔn)備|網(wǎng)

友分享）

56.在日常工作中，你是如何平衡“維持現(xiàn)有產(chǎn)線穩(wěn)定（Sustaining）”和“開發(fā)新工藝

（Development）”這兩部分時間的？（常問|考察軟實力）

57.如果你在掃描電鏡（SEM）下觀察到光刻膠線條倒塌（PatternCollapse），可能的原因

除了顯影液表面張力外，還有什么？（需深度思考|考察實操）

58.隨著制程走向3nm/2nm，你認(rèn)為GAA（全環(huán)繞柵極）晶體管結(jié)構(gòu)帶來的最大工藝變革在

哪里？（常問|技術(shù)視野）

59.針對目前國產(chǎn)化設(shè)備替代（Localization）的趨勢，你認(rèn)為國產(chǎn)設(shè)備在工藝穩(wěn)定性上與進

口設(shè)備最大的差距通常體現(xiàn)在哪里？（常問|技術(shù)視野）

60.我問完了，你有什么想問我的嗎？（面試收尾）

【半導(dǎo)體工藝工程師】高頻面試題深度解答

Q1：請簡述半導(dǎo)體制造中的八大核心工藝步驟，并重點介紹你最熟悉的一個模

塊的原理。

?不好的回答示例：

半導(dǎo)體制造的八大步驟大概是擴散、光刻、刻蝕、離子注入、薄膜沉積、拋光、清

洗還有測試吧。

我最熟悉的是光刻。光刻就是把電路圖印到硅片上，像照相一樣。先涂光刻膠，然

后用光照一下，顯影之后圖形就出來了。我覺得這個步驟最重要，因為它決定了芯

片的尺寸。我在學(xué)校做過簡單的光刻實驗，大概流程就是涂膠、曝光、顯影這幾

步，只要對準(zhǔn)了就沒問題，主要就是要注意環(huán)境的潔凈度，不然會有灰塵。

為什么這么回答不好：

1.專業(yè)度淺?。簩Α白钍煜ぁ蹦K的描述停留在科普層面，僅描述了教科書式的基本流程（涂

膠-曝光-顯影），缺乏工業(yè)級工藝的參數(shù)控制認(rèn)知。

2.缺乏工程思維：未提及光刻中的核心難點（如分辨率公式、焦深控制、套刻精度等），

也沒有提到實際生產(chǎn)中可能遇到的問題。

3.用詞隨意：使用“印到硅片上”、“照相一樣”等口語化表達(dá)，顯得不夠嚴(yán)謹(jǐn)，無法體現(xiàn)資深

工程師的素養(yǎng)。

高分回答示例：

半導(dǎo)體制造的核心八大工藝通常指：擴散（Diffusion）、氧化（Oxidation）、光

刻（Photolithography）、刻蝕（Etching）、離子注入（IonImplantation）、薄

膜沉積（Deposition,PVD/CVD）、化學(xué)機械拋光（CMP）以及金屬化

（Metallization）。

在之前的項目中，我主要深耕于刻蝕（Etching）工藝，特別是針對PolyEtch的

制程控制。刻蝕的核心原理是利用化學(xué)反應(yīng)或物理轟擊將未被光刻膠保護的區(qū)域去

除，從而實現(xiàn)圖形轉(zhuǎn)移。在實際產(chǎn)線中，我主要關(guān)注三個關(guān)鍵維度的平衡：

1.刻蝕速率與選擇比（Selectivity）：比如在刻蝕多晶硅柵極時，必須精確控制Cl2和HBr

氣體的配比。利用HBr生成揮發(fā)性較弱的副產(chǎn)物保護側(cè)壁，同時確保對底層薄柵氧（Gate

Oxide）的高選擇比，防止Punchthrough（擊穿）導(dǎo)致器件失效。

2.各向異性（Anisotropy）控制：為了保證垂直的Profile，我會調(diào)節(jié)BiasPower來控制離

子轟擊的方向性，同時引入少量O2參與側(cè)壁PassivationLayer（鈍化層）的形成，防止

SideEtch（側(cè)蝕）導(dǎo)致的CDLoss。

3.均勻性（Uniformity）調(diào)節(jié)：針對12寸晶圓邊緣刻蝕速率較快的問題，我曾通過調(diào)節(jié)線

圈電流分布（對于ICP機臺）和邊緣氣體注入量，將全片均勻性（3sigma）從5%優(yōu)化至

2%以內(nèi)。

這一模塊的調(diào)試經(jīng)驗讓我深刻理解到，工藝不僅僅是照方抓藥，更是對物理化學(xué)參

數(shù)的動態(tài)平衡管理。

Q2：在CVD（化學(xué)氣相沉積）工藝中，StepCoverage（臺階覆蓋率）不佳通

常是由哪些參數(shù)導(dǎo)致的？如何優(yōu)化？

?不好的回答示例：

StepCoverage不好通常是因為深寬比太大了，洞太深填不進去?；蛘呤菤怏w進不

去底部。

解決辦法的話，我覺得可以把溫度升高一點，或者把壓力調(diào)低一點。如果還是不

行，就換一種沉積方法，比如用ALD，雖然慢但是覆蓋好。或者檢查一下是不是噴

淋頭堵了，導(dǎo)致氣體分布不均勻?？傊褪钦{(diào)整那些基本參數(shù)試一試，直到能填滿

為止。

為什么這么回答不好：

1.歸因單一：僅提到了深寬比和氣體進不去，沒有解釋物理原理（如粘附系數(shù)、表面遷移

率）。

2.參數(shù)邏輯混亂：提到“升高溫度”，但在某些CVD反應(yīng)中，升溫反而可能導(dǎo)致反應(yīng)速率過

快而堵塞孔口，降低覆蓋率，缺乏具體場景分析。

3.缺乏系統(tǒng)性：“試一試”這種表述暴露了缺乏DOE（實驗設(shè)計）思維，顯得解決問題靠運

氣而非理論支撐。

高分回答示例：

在CVD工藝中，StepCoverage不佳主要表現(xiàn)為臺階底部的膜層過薄或出現(xiàn)空洞

（Void），這通常由幾何遮蔽效應(yīng)和反應(yīng)動力學(xué)限制共同導(dǎo)致。具體來說，當(dāng)反應(yīng)

前驅(qū)體的粘附系數(shù)（StickingCoefficient）過高，或者表面遷移率（Surface

Mobility）過低時，反應(yīng)物會在溝槽頂部快速沉積，導(dǎo)致“夾斷（Pinch-off）”現(xiàn)

象。

針對這一問題，結(jié)合我過往調(diào)試TEOSoxide工藝的經(jīng)驗，通常采取以下優(yōu)化策

略：

1.降低工藝壓力（Pressure）：降低壓力可以增加氣體分子的平均自由程（MeanFree

Path），減少氣相中的碰撞，使更多的反應(yīng)物能直接到達(dá)深孔底部，從而改善由于擴散限

制導(dǎo)致的覆蓋不均。

2.調(diào)整沉積溫度（Temperature）：這需要權(quán)衡。通常情況下，適當(dāng)降低溫度可以將反應(yīng)

控制在“表面反應(yīng)限制區(qū)（SurfaceReactionLimited）”，降低反應(yīng)速率，給反應(yīng)物更多時

間擴散到底部。但對于某些金屬CVD，適當(dāng)升溫有助于提高表面原子的遷移率，使沉積

物更均勻地鋪展。我會根據(jù)具體的Arrheniusplot（阿倫尼烏斯圖）來確定最佳溫區(qū)。

3.優(yōu)化氣體流量比：比如在鎢（W）CVD中，調(diào)節(jié)SiH4/WF6的成核比例，或者增加稀釋

氣體（如Ar/N2）的流量來降低分壓，防止頂部生長過快。

在最近的一個ViaFilling項目中，我通過將壓力降低20%并微調(diào)沉積溫度，成功解

決了高深寬比接觸孔的中心空洞問題，良率提升了約1.5%。

Q3：請解釋DryEtch（干法刻蝕）中各向異性和各向同性的區(qū)別，以及如何通

過調(diào)整氣體配比來控制SideEtch（側(cè)蝕）？

?不好的回答示例：

各向同性就是往所有方向刻蝕速度都一樣，刻出來像個碗。各向異性就是只往下

刻，側(cè)面不刻，刻出來是垂直的。

控制側(cè)蝕的話，就要多用物理轟擊，少用化學(xué)反應(yīng)。比如多加點轟擊的氣體，少加

點反應(yīng)的氣體。如果要防止側(cè)蝕，就加點能形成聚合物的氣體，把側(cè)壁保護起來，

這樣就不會往旁邊刻了。具體加什么氣要看刻的是什么材料。

為什么這么回答不好：

1.表述過于通俗：“刻出來像個碗”雖然形象但不夠?qū)I(yè)，應(yīng)使用“Undercut（鉆蝕）”等術(shù)

語。

2.機理闡述不全：僅提到了物理轟擊，忽略了“離子輔助化學(xué)刻蝕”這一干法刻蝕的核心機

制。

3.缺乏具體案例：只有理論概念，沒有結(jié)合具體的工藝化學(xué)體系（如Si刻蝕中的Cl2/O2或

SiO2刻蝕中的C4F8/O2）進行說明，顯得空泛。

高分回答示例：

在干法刻蝕中，各向同性（Isotropic）指刻蝕速率在各個方向上相同，通常由純

化學(xué)反應(yīng)主導(dǎo)，容易產(chǎn)生鉆蝕（Undercut）；各向異性（Anisotropic）指垂直

方向刻蝕速率遠(yuǎn)大于橫向速率，這是實現(xiàn)高密度微細(xì)圖形（如FinFET柵極）的關(guān)

鍵，主要依靠離子轟擊和側(cè)壁鈍化機制。

控制SideEtch的核心在于平衡刻蝕劑（Etchant）與鈍化劑

（Passivator/Inhibitor）的配比：

1.增強側(cè)壁保護（Polymerformation）：以硅刻蝕為例，如果發(fā)現(xiàn)CDBias偏大（側(cè)蝕

嚴(yán)重），我會增加成膜氣體。例如在HBr/Cl2體系中增加HBr比例，或引入少量O2。O2會

與Si及光刻膠反應(yīng)生成SiOyCz類聚合物，沉積在側(cè)壁上。由于側(cè)壁不受垂直離子轟擊，

這層鈍化膜能有效阻擋化學(xué)腐蝕。

2.調(diào)節(jié)離子能量（BiasPower）：提高BiasPower可以增強離子的垂直方向性，去除底

部的鈍化層推進刻蝕，同時減少離子散射造成的側(cè)壁攻擊。

3.化學(xué)氣體的C/F比調(diào)節(jié)：在介質(zhì)刻蝕（SiO2）中，我會選擇高C/F比的氣體（如C4F8代

替CF4）。高碳含量有利于在側(cè)壁形成較厚的氟碳聚合物，從而抑制側(cè)向刻蝕，獲得更垂

直的Profile。

在實際操作中，這是一場動態(tài)博弈：鈍化氣太多會導(dǎo)致EtchStop或斜度（Taper）

過大，太少則會導(dǎo)致Bowing（側(cè)面弓形），必須通過DOE找到最佳窗口。

Q4：如果讓你設(shè)計一個DOE（實驗設(shè)計）來尋找最佳的刻蝕速率和均勻性平衡

點，你會選擇哪種DOE模型？為什么？

?不好的回答示例：

我會做一個全因子實驗。因為這樣最全面，把所有參數(shù)的組合都跑一遍，肯定能找

到最好的點。比如壓力、功率、氣體流量，每個選三個水平，然后跑27片晶圓。

雖然這樣比較浪費片子，但是數(shù)據(jù)最準(zhǔn)。如果老板覺得太貴，那我就用正交實驗

法，挑幾個有代表性的點跑一下，大概看個趨勢。最后選出刻蝕速率快而且均勻性

好的那組參數(shù)就行了。

為什么這么回答不好：

1.成本意識缺失：在半導(dǎo)體制造中，全因子實驗（FullFactorial）對于多因素多水平來說

成本極高且耗時，直接提出這種方案顯得缺乏工程經(jīng)驗。

2.方法論簡單：僅提到了全因子和正交表，未提及更適合工藝窗口優(yōu)化的RSM（響應(yīng)曲面

法）。

3.忽略交互作用：半導(dǎo)體工藝參數(shù)間往往存在復(fù)雜的交互作用（如壓力和功率的耦合），

簡單的正交實驗可能無法解析這些非線性關(guān)系。

高分回答示例：

針對刻蝕速率（ER）和均勻性（Uniformity）的優(yōu)化，通常涉及多個連續(xù)變量

（ICP功率、Bias功率、壓力、氣體流量等），我會優(yōu)先選擇響應(yīng)曲面法（RSM-

ResponseSurfaceMethodology），具體通過中心復(fù)合設(shè)計（CCD）**或

**Box-Behnken設(shè)計來實施。

選擇RSM模型的理由如下：

1.非線性建模能力：刻蝕工藝往往不是線性的。例如，隨著壓力升高，均勻性可能先變好

后變差（呈現(xiàn)“碗狀”或“穹頂狀”分布）。RSM能夠擬合二次方程，幫我找到這種曲率變化

的極值點，這是簡單的兩水平篩選實驗（ScreeningDesign）做不到的。

2.效率與成本平衡：相比全因子設(shè)計，CCD通過引入中心點（CenterPoints）和軸點

（AxialPoints），能以較少的實驗次數(shù)（Run數(shù)）獲得高質(zhì)量的統(tǒng)計數(shù)據(jù)，同時評估實驗

誤差和模型的擬合優(yōu)度（R-square）。

3.多目標(biāo)優(yōu)化（Optimization）：ER和Uniformity往往是Trade-off關(guān)系（例如提高邊緣ER

可能犧牲整體均勻性）。利用JMP或Minitab軟件的PredictionProfiler，我可以設(shè)置“最大

化ER”同時“最小化非均勻性”的DesirabilityFunction，直觀地找到兩者的最佳平衡窗口

（ProcessWindow）。

實際執(zhí)行時，我會先進行一輪小規(guī)模的篩選實驗（Screening）鎖定關(guān)鍵因子，再

對關(guān)鍵因子進行RSM建模，確保用最少的DummyWafer拿到最可靠的工藝配方。

Q5：在光刻工藝中，什么是駐波效應(yīng)（StandingWaveEffect）？通常使用什

么方法來消除它？

?不好的回答示例：

駐波效應(yīng)就是光照下去以后，遇到硅片表面反射回來，和入射光撞在一起，導(dǎo)致光

強分布不均勻。

結(jié)果就是光刻膠側(cè)壁會有波浪一樣的紋路，看起來不平整，影響線寬控制。

消除的方法是在光刻膠下面涂一層防反射層，叫BARC?；蛘咴谄毓夂蠹訜嵋幌?，

讓光刻膠里的成分?jǐn)U散一下，把那個波浪給平滑掉。主要就是這兩個辦法。

為什么這么回答不好：

1.描述不夠精確：雖然原理大概說對了，但缺乏專業(yè)術(shù)語（如干涉、波腹、波節(jié)），顯得

不夠嚴(yán)謹(jǐn)。

2.缺乏深度：對于PEB（曝光后烘烤）的機理描述過于直白（“平滑掉”），沒有解釋酸的

擴散機制。

3.結(jié)構(gòu)松散：回答過于口語化，沒有體現(xiàn)出工程師對于光刻光學(xué)特性的深入理解。

高分回答示例：

駐波效應(yīng)是光刻中常見的光學(xué)現(xiàn)象。當(dāng)入射光穿過光刻膠到達(dá)基底（如硅或金屬

層）表面時，會發(fā)生反射。反射光與入射光發(fā)生干涉（Interference），在光刻膠

厚度方向上形成周期性的光強極強點（波腹）和極弱點（波節(jié)）。顯影后，光刻膠

側(cè)壁會呈現(xiàn)出階梯狀或波紋狀的形貌（Scalloping），嚴(yán)重影響CD（關(guān)鍵尺寸）

控制和分辨率。

在實際工藝中，我們主要通過以下“一前一后”兩種手段來消除駐波效應(yīng)：

1.使用底部抗反射涂層（BARC,BottomAnti-ReflectiveCoating）：這是最根本的解決

方法。在涂布光刻膠之前，先旋涂一層BARC材料。BARC的折射率和厚度經(jīng)過精心設(shè)

計，能夠利用破壞性干涉原理或吸收原理，最大限度地吸收穿透光刻膠的光線，將基底反

射率降至最低，從而切斷駐波形成的根源。

2.優(yōu)化曝光后烘烤（PEB,PostExposureBake）：在曝光后、顯影前進行高溫烘烤。

在化學(xué)放大膠（CAR）中，PEB不僅催化去保護反應(yīng)，更重要的是利用熱能驅(qū)動光致酸

產(chǎn)生劑（PAG）產(chǎn)生的酸進行短距離熱擴散。這種擴散可以平滑由駐波引起的光敏劑濃

度呈正弦分布的梯度，將由于干涉導(dǎo)致的垂直方向上的“波紋”模糊化，從而使顯影后的側(cè)

壁更加平直。

Q6：描述一下你處理過的最棘手的ProcessExcursion（工藝偏移）事件，你

是如何定位RootCause的？

?不好的回答示例：

有一次我們的刻蝕機臺突然報警，良率掉了很多。我趕緊去看Log，發(fā)現(xiàn)功率有點

波動。

然后我就叫設(shè)備工程師來修，他們換了射頻發(fā)生器，結(jié)果還是不行。后來我們把那

個腔體打開清洗了一遍，重新做了一次PM，還是不行。

最后實在沒辦法，把所有備件都換了一遍，發(fā)現(xiàn)是一個流量計壞了，讀數(shù)不準(zhǔn)。換

了流量計就好了。那個問題搞了兩天，確實挺棘手的，因為沒有任何報警，全靠一

個個試。

為什么這么回答不好：

1.缺乏邏輯排查框架：表現(xiàn)為“亂槍打鳥”，換完零件洗腔體，洗完不行再換備件，沒有體現(xiàn)

出系統(tǒng)的排查思路（如共通性分析、分段驗證）。

2.被動應(yīng)對：主要是依賴設(shè)備工程師（Vendor/EE）去修，自己作為工藝工程師（PE）的

分析價值未體現(xiàn)。

3.結(jié)論簡單：“流量計壞了”是一個常見的硬件故障，如果沒有解釋為什么Log沒報警、為什

么SPC沒抓到，就顯得技術(shù)含量很低。

高分回答示例：

在之前負(fù)責(zé)28nm金屬柵極刻蝕時，曾遇到過一次嚴(yán)重的CD（關(guān)鍵尺寸）整體偏小

導(dǎo)致的良率跳水事件，且機臺無任何Alarm，InlineSPC也未超很多，但WAT電性

測試徹底Fail。

我的排查與解決思路如下：

1.緊急圍堵與共通性分析（CommonalityCheck）：首先Hold住所有在制產(chǎn)品，防止損

失擴大。利用EDA系統(tǒng)對比Fail批次和Pass批次，排除了光刻CD、掩膜版、特定光刻膠

批次的影響，最終鎖定故障源于某臺特定的EtchChamber。

2.數(shù)據(jù)挖掘與物理驗證：檢查該Chamber的FDC（FaultDetectionandClassification）數(shù)

據(jù)，發(fā)現(xiàn)通過該機臺的晶圓，其BiasVoltage雖然在Spec內(nèi)，但呈現(xiàn)緩慢下降趨勢。我懷

疑是腔體環(huán)境或硬件老化。

3.分段排查（Partition）：

首先懷疑是聚合物堆積，進行了WAC（WaferlessAutoClean）和RunDummy，無

效。

其次懷疑是氣體流量漂移，使用RateofRise（ROR）檢查，正常。

鎖定真因：我堅持對下電極（ESC）的溫度控制進行實測，發(fā)現(xiàn)雖然軟件顯示溫度設(shè)

定為60℃，但實際接觸式測溫僅為52℃。進一步檢查發(fā)現(xiàn)冷卻液循環(huán)管路中有微小氣

阻，導(dǎo)致散熱效率改變，影響了晶圓表面反應(yīng)速率和聚合物沉積平衡。

4.解決與預(yù)防：排氣并更換冷卻液后，溫度恢復(fù)，CD回到Target。事后，我修改了FDC模

型，增加了對ESC背吹氦氣泄漏率和溫度響應(yīng)時間的靈敏度監(jiān)控，杜絕此類隱形故障再

次發(fā)生。

Q7：對于PVD工藝，如何改善靶材利用率（TargetUtilization）？

?不好的回答示例：

PVD靶材很貴的，利用率低確實浪費錢。要改善的話，我覺得可以調(diào)整磁鐵的位

置，讓它轉(zhuǎn)得范圍大一點。

因為磁控濺射都是只打那一個跑道圈，中間和旁邊都打不到。如果能設(shè)計一種磁

鐵，讓它在后面亂動，就能把靶材打得均勻一點。還有就是把靶材做厚一點，或者

回收再利用。另外，工藝參數(shù)如功率大小可能也有影響，可以優(yōu)化一下。

為什么這么回答不好：

1.表述不專業(yè)：“亂動”、“打那一個跑道圈”等詞匯過于隨意，應(yīng)使用“刻蝕環(huán)（Erosion

Track）”、“磁場分布”等術(shù)語。

2.方案可行性低：“把靶材做厚”并不能提高利用率（百分比），只能增加單塊壽命；“回收

再利用”屬于供應(yīng)鏈范疇，非工藝工程師核心職責(zé)。

3.缺乏具體技術(shù)細(xì)節(jié)：僅僅泛泛而談?wù){(diào)整磁鐵，沒有提到具體的磁場設(shè)計或掃描模式。

高分回答示例：

在PVD（磁控濺射）工藝中，由于磁場束縛電子在靶材表面做螺旋運動，導(dǎo)致靶材

刻蝕集中在特定的“跑道（RaceTrack）”區(qū)域，利用率通常較低（往往低于

40%）。提高利用率是降低CoC（CostofConsumable）的關(guān)鍵，主要有以下幾

種工程手段：

1.優(yōu)化磁控管（Magnetron）設(shè)計：這是最核心的方法。通過采用旋轉(zhuǎn)磁鐵（Rotating

Magnet）或設(shè)計復(fù)雜的磁場掃描路徑，使由于磁場產(chǎn)生的等離子體高密度區(qū)在靶材表面

動態(tài)移動，從而擴大刻蝕區(qū)域（ErosionArea），使“跑道”變寬甚至覆蓋整個靶面。

2.改進靶材形狀與背板設(shè)計：針對已知的高侵蝕區(qū)域，可以使用輪廓化（Profiled）靶材設(shè)

計，即在刻蝕快的區(qū)域增加靶材厚度，在刻蝕慢的區(qū)域減薄，使整個靶材在壽命終點時能

更均勻地被消耗透。

3.工藝參數(shù)微調(diào)：適當(dāng)調(diào)整工藝壓力和磁場強度，改變等離子體的分布密度。但在實際生

產(chǎn)中，這通常受到薄膜均勻性和臺階覆蓋率要求的限制，調(diào)整空間有限。

4.電磁線圈（ElectromagneticCoil）輔助：在某些先進機臺中，外部增加輔助線圈來改

變磁力線分布，動態(tài)調(diào)節(jié)等離子體的聚焦位置，從而在ProcessLife全周期內(nèi)均勻消耗靶

材。

Q8：請解釋CMP（化學(xué)機械拋光）中的Dishing（碟陷）和Erosion（侵蝕）現(xiàn)

象及其產(chǎn)生原因。

?不好的回答示例：

Dishing就是磨得凹下去了，像個盤子一樣。Erosion就是周圍的絕緣層也被磨掉太

多了。

原因通常是磨過頭了（OverPolish）。比如銅比絕緣層軟，磨的時候銅下去了，

絕緣層還在，就叫Dishing。如果線排得很密，那一塊整體都磨下去了，就叫

Erosion。解決辦法就是少磨一點，或者換好一點的研磨液，要有選擇性的那種。

為什么這么回答不好：

1.定義不夠精準(zhǔn)：雖然定性描述基本正確，但沒有明確指出發(fā)生的具體區(qū)域（寬金屬線vs

密集陣列區(qū)域）。

2.機理分析淺顯：僅提到“軟硬”差異，未深入解釋CMP中化學(xué)作用與機械作用對不同材料

的選擇性差異以及圖形密度的影響。

3.缺乏專業(yè)度：術(shù)語使用不足，未提及PatternDensity（圖形密度）這一關(guān)鍵因子。

高分回答示例：

Dishing和Erosion是CMP工藝中典型的平坦化缺陷，主要源于材料去除速率的差

異和圖形密度的影響：

1.Dishing（碟陷）：

現(xiàn)象：主要發(fā)生在寬金屬線（WideLine）區(qū)域。金屬（如Cu）表面的中心位置凹

陷，低于周圍的介質(zhì)平面。

原因：在CuCMP中，由于銅相對較軟且易被化學(xué)腐蝕，而阻擋層（如TaN）和電介

質(zhì)較硬。當(dāng)阻擋層露出后，拋光墊（Pad）在壓力作用下發(fā)生彎曲變形，伸入寬銅線

的中心區(qū)域繼續(xù)研磨，導(dǎo)致銅過度損耗。

2.Erosion（侵蝕）：

現(xiàn)象：主要發(fā)生在高密度布線區(qū)（HighPatternDensity）。該區(qū)域的金屬和介質(zhì)整

體厚度均低于周邊寬闊場區(qū)（FieldArea）的氧化層厚度。

原因：在密集區(qū)域，由于支撐的介質(zhì)面積小，局部壓強較大，導(dǎo)致整體去除速率高于

周邊稀疏區(qū)域。隨著OverPolish的進行，該區(qū)域的介質(zhì)和金屬被同時快速磨去，形成

局部塌陷。

解決策略：工程上通常通過引入DummyFill（虛設(shè)金屬填充）來均勻化圖形密

度，減少大面積銅區(qū)和高密度區(qū)的差異；同時優(yōu)化Slurry的高選擇比（High

Selectivity），使其在接觸到阻擋層時能自動停止（Self-stopping）。

Q9：如果InlineSPC（統(tǒng)計過程控制）圖表顯示某臺機臺出現(xiàn)連續(xù)7個點在均值

一側(cè)（Ruleof7），但所有點都在規(guī)格線（SpecLimit）內(nèi)，你會怎么做？

?不好的回答示例：

既然都在SpecLimit里面，說明產(chǎn)品是合格的，應(yīng)該沒什么大問題。

不過連續(xù)7個點在一邊，可能有點趨勢。我會先觀察一下，看看第8個點會不會回

來。如果還在那邊，我就去問問設(shè)備有沒有動過什么參數(shù)?；蛘呶沂謩诱{(diào)整一下，

把它拉回來。只要不出Spec，通常不用停機，畢竟產(chǎn)量很重要。

為什么這么回答不好：

1.忽視統(tǒng)計學(xué)意義：“Ruleof7”在統(tǒng)計學(xué)上發(fā)生的概率極低（0.5^7），這表明過程已經(jīng)發(fā)

生了非隨機性的偏移（Shift），必須采取行動，而不僅僅是“觀察”。

2.風(fēng)險意識淡?。旱鹊匠鯯pec再處理是典型的“救火”思維，而非“過程控制”思維。

3.盲目調(diào)整：提到“手動把它拉回來”，這是非常危險的“Tampering（亂干預(yù)）”，如果沒有

找到根本原因就調(diào)整，只會增加過程的變異（Variance）。

高分回答示例：

遇到“Ruleof7”（或WesternElectric規(guī)則中的趨勢法則），即使數(shù)據(jù)仍在Spec

Limit內(nèi)，我也判讀為OOC（OutofControl），這表明工藝中心發(fā)生了系統(tǒng)性的

Shift（偏移），而非隨機波動。必須立即介入，防止后續(xù)發(fā)生OOS（Outof

Spec）。

我的行動步驟如下：

1.Stop&Check（停機/掛起檢查）：暫停該機臺跑貨，防止?jié)撛陲L(fēng)險擴大。

2.關(guān)聯(lián)性分析（Correlation）：檢查這7個點對應(yīng)的時間段內(nèi)發(fā)生了什么事件。

機臺端：是否剛做過PM？是否更換了氣體鋼瓶或靶材？（比如新靶材可能導(dǎo)致沉積

速率整體偏高）。

耗材端：是否使用了新批次的光刻膠或研磨液？

量測端：檢查是否是Metrology機臺本身的Baseline漂移。

3.RootCause定位：假設(shè)發(fā)現(xiàn)是CVD機臺的加熱器老化導(dǎo)致溫度輕微下降，從而引起膜

厚連續(xù)偏薄。

4.糾正措施（CorrectiveAction）：確認(rèn)真因后，進行針對性的硬件校準(zhǔn)或更換。如果確

認(rèn)是正常的耗材生命周期漂移（如CMPPad磨損），可以適度調(diào)整Recipe時間進行補償

（Centering），但必須記錄在案（OCAP）。

5.放行與監(jiān)控：跑MonitorWafer驗證回到中心值后，恢復(fù)生產(chǎn)，并密切監(jiān)控后續(xù)3-5個批次

的數(shù)據(jù)。

Q10：在離子注入（Implantation）后，為什么要進行退火（Annealing）？快

速熱退火（RTA）與爐管退火的區(qū)別是什么？

?不好的回答示例：

離子注入是把離子打進去，打的時候會把硅片打壞，會有損傷。退火就是加熱，把

這些損傷修好。

RTA就是快，爐管就是慢?，F(xiàn)在大家都用RTA，因為效率高，幾秒鐘就搞定了。爐

管要燒好幾個小時，太慢了。不過爐管可能燒得更透一點。主要區(qū)別就是時間長短

不一樣。

為什么這么回答不好：

1.功能描述不全：只提到了“修補損傷”，漏掉了至關(guān)重要的“雜質(zhì)激活（Activation）”。

2.技術(shù)對比膚淺：僅從“快慢/效率”角度對比，未涉及“熱預(yù)算（ThermalBudget）”、“雜質(zhì)

擴散（Diffusion）”等核心工藝考量。

3.絕對化表述：“現(xiàn)在大家都用RTA”是不準(zhǔn)確的，爐管在某些長時驅(qū)動擴散工藝中仍不可替

代。

高分回答示例：

離子注入后必須進行退火，主要有兩個核心目的：

1.晶格修復(fù)（CrystalRestoration）：高能離子轟擊會破壞硅單晶結(jié)構(gòu)，形成非晶層或點

缺陷，退火利用熱能使原子重排，恢復(fù)單晶結(jié)構(gòu)。

2.雜質(zhì)激活（DopantActivation）：注入的雜質(zhì)原子通常處于間隙位置，不具備電活性。

退火使其進入晶格替代硅原子位置，從而提供自由載流子。

RTA（RapidThermalAnnealing）與爐管退火（Furnace）的區(qū)別：

RTA（快速熱退火）：

特點：升降溫極快（幾十到幾百℃/s），高溫停留時間短（秒級）。

優(yōu)勢：低熱預(yù)算（LowThermalBudget）。在激活雜質(zhì)的同時，能最大程度地抑

制雜質(zhì)的瞬態(tài)增強擴散（TED），這對于先進節(jié)點下形成淺結(jié)（ShallowJunction）和

陡峭的摻雜分布（SteepProfile）至關(guān)重要。

Furnace（爐管退火）：

特點：批量處理，升降溫慢，時間長（小時級）。

應(yīng)用：適用于需要深結(jié)擴散（Drive-in）的工藝，或者對熱應(yīng)力敏感、需要極高溫度

均勻性的制程。但在先進邏輯制程中，為了控制短溝道效應(yīng)，已逐漸被RTA和更先進

的毫秒級退火（MSA/LaserAnneal）取代。

Q11：什么是LoadingEffect（負(fù)載效應(yīng)）？在刻蝕工藝中如何補償微觀負(fù)載效

應(yīng)？

?不好的回答示例：

負(fù)載效應(yīng)就是晶圓上圖形有的地方密，有的地方稀，刻蝕速度不一樣。

通常是密的地方刻得慢，因為氣體進不去。稀的地方刻得快。

補償?shù)脑挘褪钦{(diào)整一下氣流和壓力?；蛘甙褧r間延長一點，讓慢的地方也刻完，

但是這樣快的地方可能會過刻。這也是沒辦法的事，只能找個中間值。

為什么這么回答不好：

1.機理描述單一：僅解釋了“氣體進不去”（傳輸限制），未解釋“反應(yīng)物耗盡”（Micro-

loading的核心）。

2.混淆概念：容易將Macro-loading（全片負(fù)載）和Micro-loading（微觀負(fù)載/ARDE）混為

一談。

3.解決方案消極：“這也是沒辦法的事”顯示出缺乏解決問題的能力。實際上有明確的參數(shù)調(diào)

節(jié)策略（如降低壓力、低溫等）。

高分回答示例：

LoadingEffect指刻蝕速率受圖形密度或表面積影響的現(xiàn)象。主要分為Macro-

loading（整片晶圓級，開口率大則速率慢）和Micro-loading（微觀級）。

其中微觀負(fù)載效應(yīng)（常稱為ARDE-AspectRatioDependentEtching）特指：

在同一晶圓上，寬溝槽（OpenArea）刻蝕速率快，而窄溝槽或高深寬比孔穴刻蝕

速率慢。其核心機理是克努森擴散（KnudsenDiffusion）限制和局部反應(yīng)物耗

盡——窄縫中反應(yīng)物難以進入，生成物難以排出。

補償與優(yōu)化策略：

1.降低工藝壓力（LowPressure）：這是最有效的方法。低壓增加了氣體分子的平均自

由程，增強了垂直方向的傳輸能力，減小了寬窄結(jié)構(gòu)間的氣體交換差異。

2.降低晶圓溫度：低溫可以降低化學(xué)反應(yīng)速率，使工藝從“傳輸限制主導(dǎo)”轉(zhuǎn)向“表面反應(yīng)限

制主導(dǎo)”。當(dāng)反應(yīng)本身很慢時，反應(yīng)物供應(yīng)的微小差異就不會造成顯著的速率差。

3.增加刻蝕劑流量：保證全局反應(yīng)物過量（Supplylimited->Reactionlimited），減少因

局部濃度耗盡導(dǎo)致的速率下降。

4.引入脈沖刻蝕（PulsedEtch/ALE）：通過周期性的“吸附-反應(yīng)-解吸”步驟，將傳輸過程

和反應(yīng)過程在時間上分開，徹底消除圖形密度對瞬時速率的影響。

Q12：假設(shè)你的產(chǎn)線良率突然下降了1%，WAT（晶圓接受測試）數(shù)據(jù)顯示閾值

電壓（Vt）異常，你會優(yōu)先檢查哪些工藝環(huán)節(jié)？

?不好的回答示例：

Vt不對肯定是離子注入出了問題。我會先去查注入機的Dose準(zhǔn)不準(zhǔn)。

如果注入沒問題，那可能是熱處理的時間不對，導(dǎo)致擴散變了。或者柵極氧化層厚

度不對。

反正就是把這幾個相關(guān)的機臺Log都看一遍。如果是突然下降，可能是哪臺機器剛

才報警了。先查Implant，再查Furnace。

為什么這么回答不好：

1.邏輯跳躍：雖然列舉了可能的環(huán)節(jié)，但缺乏系統(tǒng)性。沒有區(qū)分Vt是偏高還是偏低（Shift

方向決定了排查方向）。

2.忽略幾何尺寸影響：Vt不僅受摻雜影響，還深受物理尺寸（如GateLength/CD）的影響

（短溝道效應(yīng)），這是極高頻的工藝波動源，回答中完全被忽略。

3.排查手段單一：僅提到看Log，未提及利用InlineMetrology數(shù)據(jù)（如膜厚、CD）進行關(guān)

聯(lián)分析。

高分回答示例：

閾值電壓（Vt）是MOSFET最關(guān)鍵的電性參數(shù)。面對Vt異常導(dǎo)致的良率下降，我會

根據(jù)Vt=Vfb+2φb+(√2qεN(2φb))/Cox這一物理公式，結(jié)合實測數(shù)據(jù)（Vt

偏高還是偏低）進行分層排查：

1.優(yōu)先排查物理尺寸（CD-CriticalDimension）：

GateLength(Lg)：這是最常見的波動源。利用InlineSEM數(shù)據(jù)檢查光刻和刻蝕后的

GateCD。如果Lg變短，受短溝道效應(yīng)（Roll-off）影響，Vt通常會大幅降低。

2.檢查柵氧化層厚度（Tox）：

Vt與Tox成正比。檢查GateOxide爐管或沉積機臺的膜厚監(jiān)控數(shù)據(jù)（Ellipsometer）。

Tox哪怕幾個埃的波動都會顯著改變Vt。

3.排查摻雜濃度（DopingConcentration）：

ChannelDoping：檢查VT調(diào)整注入（VtImplant）步驟的機臺Log，確認(rèn)Dose和

Energy是否穩(wěn)定。

Halo/PocketImplant：如果是短溝道器件，Halo注入的角度和劑量異常會直接改變

DIBL特性，進而影響Vt。

4.熱預(yù)算（ThermalBudget）變動：

檢查后段RTA的溫度校準(zhǔn)。溫度過高會導(dǎo)致雜質(zhì)過度擴散，改變有效溝道摻雜分布。

5.電荷缺陷（Qot/Qit）：

若上述物理參數(shù)正常，需考慮界面態(tài)電荷或柵氧陷阱電荷。檢查是否有等離子體損傷

（PID）或退火不充分。

我會將WAT數(shù)據(jù)與上述Inline數(shù)據(jù)進行CorrelationPlot（相關(guān)性作圖），快速鎖

定相關(guān)系數(shù)最高的因子。

Q13：請解釋High-k介質(zhì)材料為什么能降低漏電流？它通常配合什么類型的柵

極材料使用？

?不好的回答示例：

High-k就是介電常數(shù)K值很高。以前用二氧化硅，但是做薄了以后漏電太厲害。

用了High-k材料，可以在保持電容不變的情況下，把膜做得厚一點。因為膜厚了，

電子就鉆不過去了，所以漏電就少了。

它通常和金屬柵極一起用，因為原來的多晶硅和High-k放在一起效果不好，會有費

米能級釘扎的問題。

為什么這么回答不好：

1.原理表述過于口語化：“電子鉆不過去”應(yīng)表述為“量子隧穿效應(yīng)（QuantumTunneling）被

抑制”。

2.邏輯鏈條不完整：雖然提到了“膜做厚”，但沒有引出EOT（等效氧化層厚度）這一核心概

念。

3.術(shù)語使用不足：提到了費米能級釘扎（FermiLevelPinning）是亮點，但還可以補充“多

聲子散射”等對遷移率的影響。

高分回答示例：

隨著制程節(jié)點微縮，為抑制短溝道效應(yīng)，柵介質(zhì)層（GateDielectric）必須不斷減

薄。當(dāng)傳統(tǒng)的SiO2減薄至1.2nm以下時，直接量子隧穿（DirectTunneling）效

應(yīng)會導(dǎo)致柵極漏電流（GateLeakage）呈指數(shù)級上升，帶來不可接受的功耗。

High-k（高介電常數(shù)）材料降低漏電的機理：

根據(jù)電容公式，在維持相同的柵電容（即相同的柵控能力）前提下，

使用高k值材料（如HfO2，k~25）替代低k的SiO2（k~3.9），可以顯著增加物理

厚度（d）。

引入EOT（等效氧化層厚度）概念：。

通過High-k材料，我們可以在保持較小EOT（高性能）的同時，擁有較大的物理厚

度。較厚的物理勢壘有效阻斷了電子的量子隧穿，從而大幅降低漏電流（可降低幾

個數(shù)量級）。

配合材料：

High-k通常必須配合金屬柵極（MetalGate）使用（即HKMG工藝）。原因在

于：

1.消除多晶硅耗盡效應(yīng)（PolyDepletion）：金屬有極高的載流子濃度。

2.解決費米能級釘扎（FermiLevelPinning）：Poly-Si/High-k界面存在高密度的界面

態(tài)，導(dǎo)致閾值電壓不可控。金屬柵極可以通過調(diào)節(jié)自身功函數(shù)（WorkFunction）來精確

匹配NMOS和PMOS的Vt需求。

Q14：在生產(chǎn)線上，如果Operator（操作員）誤操作導(dǎo)致一批晶圓報廢

（Scrap），作為工藝工程師，你如何處理這類人為失誤并防止復(fù)發(fā)？

?不好的回答示例：

如果報廢了，首先要批評教育操作員，讓他寫檢討，記過處分，這樣他下次就不敢

了。

然后我會把這個事情通報給所有人，讓大家引以為戒。

防止復(fù)發(fā)的話，就是在SOP里用紅字標(biāo)出來，讓他操作的時候多看兩眼?；蛘叨喟?/p>

排幾個人互相監(jiān)督。主要還是責(zé)任心的問題。

為什么這么回答不好：

1.管理理念落后：典型的“責(zé)備文化（BlameCulture）”。依靠懲罰不僅不能解決問題，還

會導(dǎo)致隱瞞不報。

2.措施無效：“寫檢討”、“標(biāo)紅字”屬于行政手段，無法從根本上防止物理上的誤操作。

3.缺乏工程防錯思維：沒有提到SystemInterlock（系統(tǒng)互鎖）或Poka-yoke（防呆設(shè)

計）。

高分回答示例：

面對人為失誤（HumanError），我的處理原則是“對事不對人”，核心在于優(yōu)化系

統(tǒng)而非責(zé)備個人。

1.應(yīng)急處理：確認(rèn)受損晶圓狀態(tài)，能Rework的立即Rework，不能的走Scrap流程，并第一

時間通知生產(chǎn)計劃（PC）部門補產(chǎn)，降低對客戶交付的影響。

2.根本原因分析（Why-WhyAnalysis）：

不問“是誰做的”，而問“為什么系統(tǒng)允許他這么做”。

是因為SOP描述不清？機臺UI界面容易誤導(dǎo)？還是培訓(xùn)考核不到位？

3.實施防呆措施（Poka-yoke）：這是防止復(fù)發(fā)的關(guān)鍵。

系統(tǒng)互鎖（Interlock）：例如，如果OP選錯了Recipe（如在鋁刻蝕機臺選了硅刻蝕

配方），RMS（配方管理系統(tǒng)）應(yīng)自動比對ProductID，發(fā)現(xiàn)不匹配則強制機臺無法

Start。

硬件防錯：例如，如果是裝載錯誤，設(shè)計物理卡槽使得只有正確的Cassette方向才能

放入。

流程優(yōu)化：引入Barcode/RFID掃描槍，取代人工輸入批次號，消除手動錄入錯誤。

4.閉環(huán)驗證：措施實施后，觀察一個月，確認(rèn)該類錯誤徹底消失，并更新FMEA文檔。

Q15：描述一下你對FMEA（失效模式與影響分析）的理解，并舉一個你實際做

過的FMEA案例。

?不好的回答示例：

FMEA就是事先想想哪里可能會出問題，然后打個分，看看哪個風(fēng)險最大，然后改

一下。

我做過的案例是，有一次我們擔(dān)心刻蝕機臺會掉微粒。我們就分析，可能的原因是

清洗不干凈，或者是部件老化。影響就是良率下降。我們就把清洗頻率提高了一

點。這個就是FMEA。

為什么這么回答不好：

1.定義籠統(tǒng)：沒有提到RPN（風(fēng)險優(yōu)先數(shù)）、Severity（嚴(yán)重度）、Occurrence（發(fā)生

度）、Detection（探測度）這三個核心維度。

2.案例簡陋：缺乏量化分析。只是簡單的“擔(dān)心”和“提高頻率”，沒有體現(xiàn)FMEA作為結(jié)構(gòu)化

工具的嚴(yán)謹(jǐn)性。

3.缺乏閉環(huán)：沒有提到措施實施后RPN值的重新評估與下降。

高分回答示例：

FMEA是一種預(yù)防性的質(zhì)量工具，旨在產(chǎn)品或工藝設(shè)計階段識別潛在失效模式，并

通過計算RPN（風(fēng)險優(yōu)先數(shù)=嚴(yán)重度S×發(fā)生度O×探測度D）來排列優(yōu)先級，

制定改進措施。

實戰(zhàn)案例：CVD機臺氣體流量異常的ProcessFMEA

1.失效模式：TEOS氣體流量在工藝中途發(fā)生漂移。

2.風(fēng)險評估（Pre-improvement）：

S(嚴(yán)重度)=9：流量漂移導(dǎo)致膜厚不均，可能造成后續(xù)CMP拋光穿底，導(dǎo)致整片報

廢，后果嚴(yán)重。

O(發(fā)生度)=5：歷史數(shù)據(jù)顯示MFC（流量計）每半年偶發(fā)一次不穩(wěn)定。

D(探測度)=7：現(xiàn)有FDC系統(tǒng)僅在Run完后報警，無法實時攔截，探測能力滯后。

RPN=315（高風(fēng)險）。

3.改進措施：

我們將FDC系統(tǒng)的采樣頻率從1Hz提升至10Hz，并設(shè)置了基于Trace的實時Interlock

（互鎖）。一旦流量偏離Target+/-2%超過3秒，機臺立即自動暫停（SoftStop）。

4.結(jié)果驗證（Post-improvement）：

嚴(yán)重度S不變，發(fā)生度O不變（硬件屬性），但探測度D降為2（系統(tǒng)能即時發(fā)現(xiàn)并止

損）。

新RPN=9×5×2=90。成功將高風(fēng)險降級為可控風(fēng)險。

Q16：在濕法清洗（WetClean）中，SC-1和SC-2溶液分別主要去除什么類型

的污染物？

?不好的回答示例：

SC-1是氨水和雙氧水，SC-2是鹽酸和雙氧水。

SC-1主要用來洗灰塵和有機物。SC-2主要用來洗金屬污染。

洗的時候都要加熱，還要配合超聲波。洗完之后要用水沖干凈，然后烘干。這就是

RCA清洗的標(biāo)準(zhǔn)流程。

為什么這么回答不好：

1.正確但基礎(chǔ)：內(nèi)容基本正確，但屬于本科生背書水平，缺乏對微觀機理的解釋（如Zeta

電位）。

2.缺乏細(xì)節(jié)：未提及“刻蝕/氧化”的循環(huán)機制，也未提及SC-1如果不加保護可能導(dǎo)致表面粗

糙度變差的問題。

高分回答示例：

RCA清洗是半導(dǎo)體最經(jīng)典的濕法工藝，SC-1和SC-2各司其職：

1.SC-1(StandardClean1)：

配方：NH4OH:H2O2:H2O（通常1:1:5或更稀釋）。

去除目標(biāo)：顆粒（Particles）**和**有機沾污。

機理：

氧化/微刻蝕：H2O2氧化硅表面，NH4OH微量刻蝕氧化層，通過不斷的“氧化-刻

蝕-剝離”過程將顆粒從表面移除。

Zeta電位控制：堿性環(huán)境下，硅片表面和顆粒表面均帶負(fù)電（Zeta電位為負(fù)），

利用同性電荷的靜電排斥力防止顆粒再次吸附。

2.SC-2(StandardClean2)：

配方：HCl:H2O2:H2O。

去除目標(biāo)：金屬離子沾污（特別是堿金屬和過渡金屬，如Fe,Cu,Al）。

機理：酸性環(huán)境極強地溶解金屬氧化物/氫氧化物，并與金屬離子形成可溶性的絡(luò)合物

（Complex），從而將其溶入清洗液中帶走。H2O2的存在則在硅表面留下一層致密

的化學(xué)氧化層（ChemicalOxide），保護表面不被再次污染。

Q17：遇到機臺報警（Alarm）停機，而產(chǎn)線急需這批貨（HotLot），你會如

何權(quán)衡風(fēng)險與產(chǎn)出？

?不好的回答示例：

如果報警不嚴(yán)重，我就把報警消除（Reset），然后讓人盯著把這批貨跑完。畢竟

是HotLot，交貨延期會被客戶罵。

如果是嚴(yán)重的報警，那就沒辦法了，只能停機修?；蛘呖纯从袥]有別的機臺可以

跑。反正我會盡量跑，出了問題再想辦法補救。

為什么這么回答不好：

1.賭徒心態(tài)：“報警不嚴(yán)重就Reset”是極度危險的操作，可能導(dǎo)致整批晶圓報廢，甚至損壞

機臺部件。

2.缺乏評估流程：沒有任何風(fēng)險評估步驟（如查看Monitor數(shù)據(jù)、咨詢Vendor），直接憑借

直覺做決定。

3.違背工程倫理：質(zhì)量（Yield）永遠(yuǎn)優(yōu)于產(chǎn)出（Output），犧牲質(zhì)量換產(chǎn)出是半導(dǎo)體制造

的大忌。

高分回答示例：

在半導(dǎo)體制造中，“QualityFirst,OutputSecond”是鐵律。面對HotLot遇到

機臺報警，我會嚴(yán)格按照OCAP（OutofControlActionPlan）執(zhí)行，絕不盲

目Reset：

1.風(fēng)險快速評估（RiskAssessment）：

解讀AlarmCode含義。是關(guān)鍵工藝參數(shù)（如RFPower、GasFlow）超標(biāo)，還是非關(guān)

鍵輔助系統(tǒng)（如Loadlock抽氣稍慢）報警？

檢查該機臺上一批次的FDC數(shù)據(jù)和Metrology數(shù)據(jù)，確認(rèn)是否有工藝漂移的趨勢。

2.啟用備用方案（BackupPlan）：

首選將Lot轉(zhuǎn)至已Qual過的Backup機臺生產(chǎn)，這是最安全且不影響交期的做法。

3.條件性放行（ConditionalRelease）——如果必須使用該機臺：

如果報警確認(rèn)為“FalseAlarm”或非關(guān)鍵模組故障（經(jīng)設(shè)備工程師確認(rèn)），且FDC

Trace正常。我會申請SplitLot（分批驗證）：先跑1-2片MonitorWafer或Dummy

Wafer，測機臺狀態(tài)；再跑1片ProductWafer，立即送測（InlineMetrology）。

只有在量測數(shù)據(jù)完全HitTarget且無Defect的情況下，才簽署RiskRelease單，并在全

程人工監(jiān)控下跑完剩余晶圓。

4.事后復(fù)盤：跑完后立即Down機維修，并分析為何會出現(xiàn)報警，避免下次卡貨。

Q18：什么是CDBias（關(guān)鍵尺寸偏差）？ADI（顯影后檢查）和AEI（刻蝕后

檢查）的CD差異通常由什么引起？

?不好的回答示例：

CDBias就是光刻出來的尺寸和刻蝕出來的尺寸不一樣。

ADI是顯影后測的，AEI是刻蝕后測的。通?？涛g后會變小一點，因為被腐蝕了。

引起差異的原因可能是刻蝕時間太長了，側(cè)面被刻掉了一些?；蛘吖饪棠z沒蓋好。

要減少這個差異，就要調(diào)整刻蝕的配方。

為什么這么回答不好：

1.定義不全：CDBias不僅包含ADI-AEIBias，還包含設(shè)計尺寸到晶圓尺寸的偏差。

2.方向性錯誤：刻蝕后不一定會“變小”，如果有聚合物沉積，CD甚至可能變大（Gain）。

3.機理單一：忽略了Metrology測量工具本身（如SEM光刻膠充電效應(yīng)）帶來的測量誤差

（MeasurementBias）。

高分回答示例：

CDBias通常指AEICD（AfterEtchInspection）與ADICD（After

DevelopInspection）之間的差值（即）。這個偏差

反映了刻蝕工藝帶來的圖形尺寸變化。

ADI與AEI的CD差異主要由以下因素引起：

1.刻蝕帶來的物理損耗/增益：

CDLoss(Shrink)：各向同性刻蝕導(dǎo)致的側(cè)向鉆蝕（SideEtch），或光刻膠在刻蝕

中被Erosion（侵蝕）導(dǎo)致后退，使得最終線條變細(xì)（LineCD變?。?。

CDGain：如果刻蝕中生成了過厚的側(cè)壁聚合物（Polymer），或者采用了傾斜的

TaperProfile，可能導(dǎo)致底部CD實測值變大。

2.光刻膠形貌（Profile）的影響：

ADI測量的是光刻膠頂端或中間的寬度。如果光刻膠本身是梯形（Sloped），而刻蝕是

垂直傳遞圖形，那么底部的實際刻蝕寬度會與ADI測量值有幾何偏差。

3.量測工具的系統(tǒng)誤差（MetrologyBias）：

ADI測的是光刻膠（絕緣體），AEI測的可能是硅或金屬。在CD-SEM下，電子束在不

同材料表面的充電效應(yīng)（ChargingEffect）和邊緣信號算法（Algorithm）不同，會導(dǎo)

致讀數(shù)上的固有偏差。

工藝工程師的目標(biāo)不是讓Bias為零，而是讓Bias穩(wěn)定。只要Bias是可預(yù)測的，我們

就可以通過OPC（光學(xué)鄰近修正）在掩膜版上進行預(yù)補償。

Q19：請談?wù)勀銓inFET（鰭式場效應(yīng)晶體管）結(jié)構(gòu)的理解，相比Planar（平

面）結(jié)構(gòu)，它在工藝上的最大挑戰(zhàn)是什么？

?不好的回答示例：

FinFET就是把晶體管立起來了，像魚鰭一樣。因為平面做太小了控制不住電流，立

起來就可以三面控制，漏電就少了。

工藝上的挑戰(zhàn)嘛，我覺得主要是很難做。那個鰭很窄很高，容易倒。而且刻蝕的時

候很難刻垂直。還有就是光刻很難對準(zhǔn)?？傊褪窃叫≡诫y做。

為什么這么回答不好：

1.描述過于淺顯：停留在科普層面，沒有涉及柵控能力（GateControllability）和全耗盡

（FullyDepleted）等物理概念。

2.挑戰(zhàn)點不具體：只有定性的“難做”、“容易倒”，沒有具體的工藝難點（如高深寬比刻蝕、

隨形沉積、寄生電容）。

高分回答示例：

FinFET結(jié)構(gòu)將傳統(tǒng)的2D平面Channel轉(zhuǎn)變?yōu)?D的“鰭（Fin）”狀結(jié)構(gòu)，柵極

（Gate）三面環(huán)繞溝道。其核心優(yōu)勢在于極大地增強了柵控能力（Gate

Controllability），有效抑制了短溝道效應(yīng)，并能在低電壓下提供更高的驅(qū)動電流

（I_on）。

相比Planar工藝，F(xiàn)inFET帶來了巨大的工藝挑戰(zhàn)，主要體現(xiàn)在以下幾點：

1.高深寬比刻蝕（HighAspectRatioEtch）：Fin非常窄（<10nm）且高?？涛g必須保證

極高的垂直度（VerticalProfile）和極低粗糙度（LER）。任何Fin的傾斜或?qū)挾茸兓紩?/p>

直接導(dǎo)致Vt的巨大波動。

2.隨形沉積（ConformalDeposition）：由于是3D結(jié)構(gòu)，離子注入（Implantation）難以

均勻地打入側(cè)壁，需要采用傾斜注入或改用固態(tài)源擴散/PLAD。同時，GateDielectric和

MetalGate的沉積必須完全包裹Fin，且厚度在頂部和底部要高度一致，這極度依賴先進

的ALD（原子層沉積）技術(shù)。

3.應(yīng)力工程（StrainEngineering）的復(fù)雜化：在平面工藝中常用的SiGe源漏應(yīng)力技術(shù)在

FinFET中更難實施，因為Fin的體積太小，難以維持應(yīng)力，且容易產(chǎn)生位錯缺陷。

4.寄生電容與電阻：3D結(jié)構(gòu)雖然增加了驅(qū)動力，但也顯著增加了柵極與源漏之間的寄生電

容（Cpar），工藝整合上需要引入Low-kSpacer等技術(shù)來抵消這一負(fù)面影響。

Q20：在薄膜沉積中，應(yīng)力（Stress）過大導(dǎo)致晶圓彎曲（Warpage）或薄膜

剝落，你會調(diào)節(jié)哪些工藝參數(shù)來改善？

?不好的回答示例：

應(yīng)力太大確實會把片子弄彎。如果是張應(yīng)力，我就讓它變小點；如果是壓應(yīng)力，也

變小點。

調(diào)節(jié)參數(shù)的話，主要是溫度和功率。溫度低一點應(yīng)力可能會小一點。還有就是沉積

慢一點。如果還是不行，就在背面也長一層膜，把它抵消掉。或者換一種材料。

為什么這么回答不好：

1.缺乏雙模態(tài)思維：只有“變小”的概念，沒有利用“張應(yīng)力（Tensile）”和“壓應(yīng)力

（Compressive）”相互中和的配方調(diào)節(jié)思路。

2.參數(shù)方向不明：“溫度低一點”并不一定能減小應(yīng)力，有時熱失配應(yīng)力（Thermal

MismatchStress）反而是主導(dǎo)，需要具體分析。

3.解決手段被動：“背面長一層”是封裝級的手段，在Front-end工藝中極少作為首選，因為

增加了工序和Particle風(fēng)險。

高分回答示例：

薄膜應(yīng)力分為本征應(yīng)力（IntrinsicStress）**和**熱應(yīng)力（Thermal

Stress）。針對應(yīng)力過大導(dǎo)致的Warpage或Peeling，通常通過以下參數(shù)進行微

調(diào)：

1.RFPower頻率配比（針對PECVD）：這是調(diào)節(jié)應(yīng)力最直接的手段。

高頻（HF）通常產(chǎn)生拉應(yīng)力（Tensile），低頻（LF）利用離子轟擊產(chǎn)生壓應(yīng)力

（Compressive）。通過調(diào)節(jié)HF/LF的功率配比或DutyCycle，可以精確地將薄膜應(yīng)力

調(diào)至接近零（ZeroStress）或目標(biāo)值。

2.沉積壓力（Pressure）：

在物理氣相沉積（PVD）中，降低壓力會增加轟擊粒子的能量，使薄膜更致密，傾向

于產(chǎn)生壓應(yīng)力；升高壓力則由于ShadowingEffect產(chǎn)生多孔結(jié)構(gòu)，傾向于張應(yīng)力。

3.溫度（Temperature）：

主要影響熱應(yīng)力（）。如果薄膜與基底的熱膨脹系數(shù)（CTE）差異大，

可以通過調(diào)整沉積溫度來減小冷卻后的殘余熱應(yīng)力。

4.化學(xué)計量比（Stoichiometry）：

在SiNx沉積中，改變Si/N比（調(diào)節(jié)SiH4/NH3流量）會顯著改變晶格失配度，從而改變

本征應(yīng)力。

實戰(zhàn)策略：如果單層膜應(yīng)力無法通過參數(shù)優(yōu)化（比如必須要高密度的壓應(yīng)力膜），

我會采用應(yīng)力補償層（Stack）設(shè)計，即沉積一層壓應(yīng)力膜，再沉積一層張應(yīng)力

膜，整體對外表現(xiàn)為低應(yīng)力，同時保持各層的材料特性。

Q21：如何區(qū)分Defect（缺陷）是來源于光刻膠殘留還是刻蝕后的聚合物

（Polymer）？你會用什么檢測手段？

?不好的回答示例：

如果不確定是殘留還是聚合物，我會先拿顯微鏡看一下顏色。通常光刻膠殘留比較

大，聚合物比較小。

如果看不出來，就拿去洗一下。用酸洗一下，如果沒了就是聚合物，如果還在就是

光刻膠?；蛘咧苯佑醚鯕饣一幌略囋?。

實在不行就切片（Cross-section），看看它的成分。反正只要能弄掉就行，主要

是在生產(chǎn)線上要快速判斷，不能耽誤太久，通常憑經(jīng)驗看形狀就能猜個八九不離

十。

為什么這么回答不好：

1.方法論粗糙：“洗一下試試”是破壞性檢測，無法還原現(xiàn)場，且沒有提到非破壞性的成分分

析手段。

2.缺乏邏輯依據(jù)：僅憑大小和顏色判斷極不準(zhǔn)確，現(xiàn)在的納米級缺陷在光學(xué)顯微鏡下很難

區(qū)分細(xì)節(jié)。

3.技術(shù)深度不足：未提及EDX（能譜）或AES（俄歇電子能譜）等核心材料分析工具。

高分回答示例：

區(qū)分PhotoresistResidue（PR殘留）和EtchPolymer是排查Defect來源的關(guān)鍵

步驟。它們在化學(xué)成分和物理位置上通常有顯著的Signature（特征），我的分析

邏輯如下：

1.缺陷分布與形貌分析（Mapping&Sem）：

首先查看KLADefectMap。如果是光刻膠殘留，通常具有“重復(fù)性”或特定的光刻場

（Shot）分布特征；而聚合物往往表現(xiàn)為由于刻蝕微負(fù)載效應(yīng)導(dǎo)致的局部堆積。

利用ReviewSEM觀察。光刻膠殘留通常形態(tài)不規(guī)則，且多位于圖形的邊緣或本來該開

孔的地方；而EtchPolymer常呈“兔耳狀（RabbitEar）”出現(xiàn)在密集線條的頂端或側(cè)

壁。

2.元素分析（MaterialAnalysis）：

這是最確鑿的證據(jù)。我會申請EDX（能量色散X射線光譜）測試。

如果是PR殘留，主要成分是C（碳），且通常含有光刻膠特有的S（硫）元素（源自

PAG光致酸產(chǎn)生劑）。

如果是EtchPolymer，通常會檢測到F（氟）、Cl（氯）或刻蝕出的基底材料（如Si、

Al、Cu）。例如，在SiO2刻蝕后的聚合物中，