1、技術(shù)及應(yīng)用,第一章緒論 主講：葛亮 2012.2,課程安排,學(xué)時(shí)數(shù)：32學(xué)時(shí)（教學(xué)24學(xué)時(shí)，實(shí)驗(yàn)8學(xué)時(shí)） 教學(xué)內(nèi)容： 第一章：緒論 第二章：可編程邏輯器件 第三章：原理圖設(shè)計(jì)輸入設(shè)計(jì)方法 第四章：VHDL設(shè)計(jì)初步 第五章：VHDL設(shè)計(jì)進(jìn)階,課程安排,教學(xué)目的： 了解一類器件 掌握一門語言 熟悉一種工具 教學(xué)教材： EDA技術(shù)及應(yīng)用 朱正偉編著 清華大學(xué)出版社 （教材說明）,課程安排,參考： VHDL硬件描述語言侯白亨 西電出版社 CPLD/FPGA的開發(fā)和應(yīng)用徐光輝 電子出版社 網(wǎng)站、論壇等網(wǎng)絡(luò)資源 成績考核：課程成績考試成績（70%）平時(shí)成績（20%）實(shí)驗(yàn)成績（10%） 平時(shí)成績=考勤+作業(yè)

2、+回答問題+ 嚴(yán)禁抄襲，否則抄襲雙方均以0分計(jì),1.1 EDA技術(shù)及其發(fā)展,1.1.1 什么是EDA技術(shù) ?,1.1 EDA技術(shù)及其發(fā)展,1.1.1 什么是EDA技術(shù) ? EDA: Electronic Design Automation. 電子設(shè)計(jì)自動化,EDA技術(shù)就是以計(jì)算機(jī)為工作平臺，以硬件描述語言為設(shè)計(jì)語言，以EDA軟件工具為開發(fā)環(huán)境，以ASIC(專用集成電路)為實(shí)現(xiàn)載體的電子產(chǎn)品自動化設(shè)計(jì)過程。 在EDA軟件平臺上，根據(jù)原理圖或者硬件描述語言完成的設(shè)計(jì)文件，自動地完成的邏輯編譯、化簡、分割、綜合及優(yōu)化、布局布線、仿真，目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)

3、或?qū)Ｓ眉尚酒囊婚T新技術(shù)。,特色：盡管目標(biāo)器件是硬件，但整個(gè)設(shè)計(jì)和修改過程如同完成軟件設(shè)計(jì),EDA：數(shù)字系統(tǒng)的自動化設(shè)計(jì)（狹義EDA） 模擬系統(tǒng)的自動化設(shè)計(jì)（技術(shù)不成熟）,1.2.2 EDA技術(shù)的發(fā)展歷程,EDA技術(shù)伴隨著計(jì)算機(jī)、集成電路、電子系統(tǒng)設(shè)計(jì)的發(fā)展，經(jīng)歷了計(jì)算機(jī)輔助設(shè)計(jì)(Computer Assist Design，簡稱CAD)、計(jì)算機(jī)輔助工程設(shè)計(jì)(Computer Assist Engineering Design，簡稱CAE)和電子設(shè)計(jì)自動化(Electronic Design Automation，簡稱EDA)三個(gè)發(fā)展階段。,1. 20世紀(jì)70年代的計(jì)算機(jī)輔助設(shè)計(jì)CAD階段

4、隨著中小規(guī)模集成電路的出現(xiàn)和應(yīng)用，傳統(tǒng)手工制圖設(shè)計(jì)已經(jīng)無法滿足要求，于是工程師開始利用計(jì)算機(jī)進(jìn)行二維圖形的設(shè)計(jì)、印制板的布局布線和電路的模擬和預(yù)測工作。,軟件功能單一、相互獨(dú)立 對于復(fù)雜系統(tǒng)，無法仿真,2. 20世紀(jì)80年代的計(jì)算機(jī)輔助工程設(shè)計(jì)CAE階段 20世紀(jì)80年代初，出現(xiàn)了低密度的可編程邏輯器件（PAL）和通用陣列邏輯（GAL）；相應(yīng)的EDA開發(fā)工具，這些工具的出現(xiàn)解決了電路設(shè)計(jì)沒有完成前的功能檢測等問題。 80年代后期，采用統(tǒng)一數(shù)據(jù)管理技術(shù)，把多個(gè)不同功能的設(shè)計(jì)軟件結(jié)合成一個(gè)集成設(shè)計(jì)環(huán)境，EDA工具可以進(jìn)行初級的設(shè)計(jì)描述、綜合、優(yōu)化和設(shè)計(jì)結(jié)果研制等。,但原理圖出發(fā)的CAE工具仍不能適

5、應(yīng)復(fù)雜電子系統(tǒng)的要求,3. 20世紀(jì)90年代電子系統(tǒng)設(shè)計(jì)自動化EDA階段 20世紀(jì)90年代，集成電子技術(shù)快速發(fā)展，出現(xiàn)了以硬件描述語言、系統(tǒng)仿真和綜合技術(shù)為特征的第三代EDA技術(shù)，它不僅極大地提高了系統(tǒng)的設(shè)計(jì)效率，而且使設(shè)計(jì)者擺脫了大量的輔助性工作，將精力集中于創(chuàng)造性的方案與概念的構(gòu)思上。設(shè)計(jì)師逐步從使用硬件轉(zhuǎn)向設(shè)計(jì)硬件，從單個(gè)電子產(chǎn)品的開發(fā)轉(zhuǎn)向系統(tǒng)級的電子產(chǎn)品開發(fā)SOC（System on a Chip,即片上系統(tǒng)集成） 特點(diǎn)： 用硬件描述語言來描述數(shù)字電路與系統(tǒng),綜合：由較高層次描述到低層次描述，由行為描述到結(jié)構(gòu)描述的轉(zhuǎn)換過程 仿真：在電子設(shè)計(jì)過程中對設(shè)計(jì)者的硬件描述或設(shè)計(jì)結(jié)果進(jìn)行查錯(cuò)、驗(yàn)

6、證的一種方法。,高層次的綜合與仿真,平面規(guī)劃技術(shù),對邏輯綜合和物理版圖設(shè)計(jì)進(jìn)行聯(lián)合管理，做到在邏輯 綜合早期設(shè)計(jì)階段就考慮到物理設(shè)計(jì)信息的影響。,可測試性綜合技術(shù),開放性、標(biāo)準(zhǔn)化框架結(jié)構(gòu)的集成設(shè)計(jì)環(huán)境和并行設(shè)計(jì)工程,為降低測試難度和測試費(fèi)用，將可測試性電路集成到 EDA系統(tǒng)中,1.1.3 EDA基本特征與工具,特征：采用高級語言描述，具有系統(tǒng)級的綜合和仿真功能。 設(shè)計(jì)方法：并行工程和“自頂向下”的設(shè)計(jì)方法。 工具：物理工具（印刷電路板、ASIC） 軟件工具（EDA的開發(fā)軟件）,1.2 EDA技術(shù)的主要內(nèi)容,EDA技術(shù)涉及面廣，內(nèi)容豐富，從教學(xué)和實(shí)用的角度看，究竟應(yīng)掌握些什么內(nèi)容呢? 主要應(yīng)掌握

7、如下四個(gè)方面的內(nèi)容： “自頂向下”的設(shè)計(jì)方法； 大規(guī)?？删幊踢壿嬈骷?； 硬件描述語言； 軟件開發(fā)工具。,“自頂向下”的設(shè)計(jì)方法首先從系統(tǒng)級設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)； 在方框圖級進(jìn)行仿真、糾錯(cuò)，并用硬件描述語言對高層次的系統(tǒng)行為進(jìn)行描述； 在功能級進(jìn)行驗(yàn)證，然后用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，其對應(yīng)的物理實(shí)現(xiàn)級可以是印刷電路板或?qū)Ｓ眉呻娐贰?“Top-down”設(shè)計(jì)方法有利于在早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)中的錯(cuò)誤，提高設(shè)計(jì)的一次成功率，因而在現(xiàn)代EDA系統(tǒng)中被廣泛采用。,一、 自頂而下設(shè)計(jì)方法,二. 大規(guī)?？删幊踢壿嬈骷?可編程邏輯器件(簡稱PLD)是一種由用戶編程以

8、實(shí)現(xiàn)某種邏輯功能的新型邏輯器件。,集成電路,專用集成電路 (ASIC),通用集成電路：TTL系列、CMOS系列、存儲器、MCU,全定制ASIC：廠家掩膜制造，性能最優(yōu),可編程ASIC：根據(jù)用戶需要自行設(shè)計(jì),半定制ASIC：約束性設(shè)計(jì)方法，以犧牲芯片 性能為代價(jià)縮短開發(fā)時(shí)間,ABEL：一種支持各種不同輸入方式的HDL，被廣泛用于各種可編程邏輯器件的邏輯功能設(shè)計(jì)，由于其語言描述的獨(dú)立性，因而適用于各種不同規(guī)模的可編程器件的設(shè)計(jì)。系統(tǒng)級抽象描述能力差，適合于門級電路描述。 Verilog：支持的EDA工具較多，適用于RTL級和門電路級的描述，其綜合過程較VHDL稍簡單，但其在高級描述方面不如 VHD

9、L。門級開關(guān)電路描述能力較強(qiáng)。 VHDL：作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，在電子工程領(lǐng) 域，已成為事實(shí)上的通用硬件描述語言。系統(tǒng)級抽象描述能力 較強(qiáng)。,三. 硬件描述語言(HDL),Altera公司:MAX+plus，Quartus系列 Lattice公司: ispDesignEXPERT、 ispLEVER系列 Xilinx公司:ISE、Foundation、Aillance系列,四. EDA設(shè)計(jì)軟件,EDA工具在EDA技術(shù)應(yīng)用中占據(jù)極其重要的位置，EDA的核心是利用計(jì)算機(jī)完成電路設(shè)計(jì)的全程自動化。 EDA工具大致可以分為如下五個(gè)模塊。 設(shè)計(jì)輸入編輯器； 綜合器； 仿真器； 適配器； 下

10、載器。,1.3 常用EDA軟件工具,通常專業(yè)的EDA工具供應(yīng)商或各可編程邏輯器件廠商都提供EDA開發(fā)工具，在這些EDA開發(fā)工具中都含有設(shè)計(jì)輸入編輯器，如Xilinx公司的Foundation、Altera公司的MAX+plusII等。 一般的設(shè)計(jì)輸入編輯器都支持圖形輸入、HDL文本輸入、波形圖輸入等。,1.3.1 設(shè)計(jì)輸入編輯器,整個(gè)綜合過程就是將設(shè)計(jì)者在EDA平臺上編輯輸入的HDL文本、原理圖等描述，依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描述網(wǎng)表文件。 由此可見，綜合器工作前，必須給定最后實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給

11、定的硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式對應(yīng)起來，成為相互的映射關(guān)系。,1.3.2 綜合器,在EDA技術(shù)中仿真的地位非常重要，行為模型的表達(dá)、電子系統(tǒng)的建模、邏輯電路的驗(yàn)證以及門級系統(tǒng)的測試，每一步都離不開仿真器的模擬檢測。,1.3.3 仿真器,按仿真電路描述級別的不同，HDL仿真器可以單獨(dú)或綜合完成以下各仿真步驟： 系統(tǒng)級仿真； 行為級仿真； RTL級仿真； 門級時(shí)序仿真。,1.3.4 適配器,適配器也稱結(jié)構(gòu)綜合器。 功能：將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如JEDEC、Jam格式的文件。,下載是在功能仿真與時(shí)序仿真正確的前提下，將設(shè)計(jì)下載到對應(yīng)的實(shí)際器件中，實(shí)

12、現(xiàn)硬件設(shè)計(jì)。,1.3.5 下載器,1.4 EDA的工程設(shè)計(jì)流程,VHDL/原理圖文本編輯器,VHDL綜合器,FPGA/CPLD 適配器,FPGA/CPLD 編程下載,FPGA/CPLD 器件和電路系統(tǒng),時(shí)序、功能門級仿真,網(wǎng)表文件,設(shè)計(jì)輸入是指將設(shè)計(jì)的系統(tǒng)或電路按照EDA開發(fā)軟件要求的文本方式或圖形方式表示出來，并送入計(jì)算機(jī)的過程。,1.4.1 設(shè)計(jì)輸入,綜合是指由高層次描述自動轉(zhuǎn)換為低層次描述的過程，是EDA技術(shù)的核心。綜合是將VHDL的軟件設(shè)計(jì)與硬件的可實(shí)現(xiàn)性掛鉤，這是將軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。,1.4.2 綜合,綜合通過后必須利用適配器將綜合后的網(wǎng)表文件針對某一具體的目標(biāo)器進(jìn)行邏輯

13、映射操作。,1.4.3 適配,文件一：時(shí)序仿真文件，如Quartus 的SCF文件； 文件二：適配技術(shù)報(bào)告文件； 文件三：下載文件，如用于CPLD編程的JED、POF、ISP等格式的文件；用于FPGA配置的SOF、JAM等格式的文件。 文件四：面向第三方EDA工具的輸出文件，如EDIF、VHDL或Verilog HDL格式的文件； 文件五：適配錯(cuò)誤報(bào)告等,功能仿真是在設(shè)計(jì)輸入完成之后，選擇具體器件進(jìn)行編譯之前進(jìn)行的邏輯功能驗(yàn)證，因此又稱為前仿真。仿真過程不涉及具體器件的硬件特性，如延時(shí)特性。用于驗(yàn)證系統(tǒng)的功能。 時(shí)序仿真是在選擇了具體器件并完成布局、布線之后進(jìn)行的時(shí)序關(guān)系仿真，因此又稱為后仿真

14、或延時(shí)仿真。用于驗(yàn)證系統(tǒng)的時(shí)序特性、系統(tǒng)性能。,1.4.4 設(shè)計(jì)過程中的有關(guān)仿真,編程下載是指將編程數(shù)據(jù)發(fā)放到具體的可編程器件中去。對CPLD器件來說是將JED文件下載(Download)到CPLD器件中去，對FPGA來說是將比特流數(shù)據(jù)BG文件配置到FPGA中去。,1.4.5 目標(biāo)器件的編程下載,硬件測試是FPGA或CPLD直接用于應(yīng)用系統(tǒng)的檢測中。,1.4.6 硬件測試,問題的提出,設(shè)計(jì)一個(gè)數(shù)字鐘，使之完成以下功能： 實(shí)現(xiàn)時(shí)、分、秒的計(jì)時(shí)；時(shí)可采取12小時(shí)計(jì)時(shí)也可采取24小時(shí)計(jì)時(shí)；具有異步清零和啟動/停止功能；并可調(diào)整時(shí)間。 用數(shù)碼管顯示時(shí)分秒；具有整點(diǎn)報(bào)時(shí)功能； 可繼續(xù)設(shè)計(jì)日、星期、月、年

15、等其他萬年歷功能。 可設(shè)計(jì)秒表功能，鬧鐘功能。,傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法,1. 根據(jù)設(shè)計(jì)要求劃分功能模塊； 2. 確定輸入和輸出的關(guān)系，畫出真值表，寫出邏輯表達(dá)式； 4. 利用公式或卡諾圖進(jìn)行人工化簡； 5. 根據(jù)化簡后的邏輯表達(dá)式畫出電路原理圖； 6. 在面包板或者萬能版上進(jìn)行實(shí)驗(yàn)，驗(yàn)證電路的正確性； 7. 若無錯(cuò)誤，制作PCB圖； 8. 檢查后送制板廠制板； 9. 對PCB板進(jìn)行安裝、調(diào)試，若有大的錯(cuò)誤，修改設(shè)計(jì)，重復(fù)以上過程，重新制板。,搭積木的方式！ 基于電路板的設(shè)計(jì)方法采用固定功能的器件（通用型器件），通過設(shè)計(jì)電路板來實(shí)現(xiàn)系統(tǒng)功能,傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法,特點(diǎn),采用自下而上（Botto

16、m Up）的設(shè)計(jì)方法 采用通用型邏輯器件 搭積木式的方式 在系統(tǒng)硬件設(shè)計(jì)的后期進(jìn)行仿真和調(diào)試 主要設(shè)計(jì)文件是電路原理圖,傳統(tǒng)設(shè)計(jì)方法的缺點(diǎn),效率低下所有這一切，幾乎都是手工完成！ 設(shè)計(jì)周期很長； 容易出錯(cuò)； 芯片種類多，數(shù)量大，受市場的限制； 設(shè)計(jì)靈活性差； 產(chǎn)品體積大。,EDA技術(shù),首先在計(jì)算機(jī)上安裝EDA軟件，它們能幫助設(shè)計(jì)者自動完成幾乎所有的設(shè)計(jì)過程；再選擇合適的PLD芯片，可以在一片芯片中實(shí)現(xiàn)整個(gè)數(shù)字系統(tǒng),基于芯片的設(shè)計(jì)方法采用PLD（可編程邏輯器件），利用EDA開發(fā)工具，通過芯片設(shè)計(jì)來實(shí)現(xiàn)系統(tǒng)功能。,EDA軟件,空白PLD,+,數(shù)字系統(tǒng),編程,1.根據(jù)設(shè)計(jì)要求劃分功能模塊 2. PL

17、D開發(fā)（利用EDA工具） （1）設(shè)計(jì)輸入：采用原理圖或硬件描述語言（HDL），描述出輸入和輸出的邏輯關(guān)系，將整個(gè)原理圖或程序輸入到計(jì)算機(jī)中； （2）設(shè)計(jì)的編譯：EDA工具可自動進(jìn)行邏輯綜合，將功能描述轉(zhuǎn)換為門級描述，或轉(zhuǎn)換成具體PLD的網(wǎng)表文件，將網(wǎng)表文件自動適配到具體芯片中進(jìn)行布局布線； （3）功能仿真和時(shí)序仿真； （4）編程下載到實(shí)際芯片中，在實(shí)驗(yàn)臺上進(jìn)行驗(yàn)證； （5）在每一階段若有問題，可在計(jì)算機(jī)上直接修改設(shè)計(jì)，重復(fù)以上過程。,EDA技術(shù),通常采用自上而下（Top Down）的設(shè)計(jì)方法 采用可編程邏輯器件 在系統(tǒng)硬件設(shè)計(jì)的早期進(jìn)行仿真 主要設(shè)計(jì)文件是用硬件描述語言編寫的源程序 降低了硬件電路設(shè)計(jì)難度,特點(diǎn),自行定義器件內(nèi)部的邏輯和引腳,基于芯片采用PLD，利用EDA開發(fā)工具，通過芯片設(shè)計(jì)來實(shí)現(xiàn)系統(tǒng)功能。