數(shù)控分頻器的VerilogHDL設計_第1頁
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1、附表1：廣州大學學生實驗報告開課學院及實驗室：物理與電子工程學院-電子樓317室 2016 年 5 月 5 日 學 院物 電年級、專業(yè)、班姓名Jason.P學號實驗課程名稱EDA技術實驗成績實驗項目名稱數(shù)控分頻器的VerilogHDL設計指 導 教 師一、 實驗目的：1.設計實現(xiàn)一個根據(jù)不同的輸入，將時鐘信號進行分頻；2.掌握分頻計數(shù)器類型模塊的Verilog描述方法；3.學習設計仿真工具的使用方法；4.學習層次化設計方法。二、 實驗內(nèi)容：1.用Verilog語言設計一個數(shù)控分頻器；2.編制仿真測試文件，并進行功能仿真；3.下載并驗證分頻器功能。實驗原理：數(shù)控分頻器的功能就是在輸入端給定不同數(shù)

2、據(jù)時，將對輸入的時鐘信號有不同的分頻比，數(shù)控分頻器就是用計數(shù)值可并行預置的加法計數(shù)器設計完成的，方法是將計數(shù)溢出位與預置數(shù)加載輸入信號相接即可。三、 實驗HDL描述：module fdiv1 (CLK,PM,D,DOUT,RST);input CLK; input RST; input3:0 D; output PM; output3:0 DOUT;reg3:0 Q1; reg FULL;(* synthesis,probe_port,keep*) wire LD;always (posedge CLK or posedge LD or negedge RST)if (!RST) begin

3、Q1=0; FULL=0; endelse if (LD) begin Q1=D; FULL=1; end else begin Q1=Q1+1; FULL =0; end assign LD=(Q1=4B0000);assign PM=FULL;assign DOUT=Q1;endmodule四、仿真結(jié)果：由波形圖可見，當RST為低電平時，LD置位，裝載預置數(shù)5（0101）；當計滿值為0000（圖中DOUT：1111后的一小段），LD置位并輸出一次脈沖PM，然后加載預置數(shù)，繼續(xù)計數(shù)。五、引腳鎖定：六、硬件測試結(jié)果：下載程序到目標機注：鍵4-鍵1為設置預置數(shù)七、實驗心得:通過本次實驗，使我明白了數(shù)控分頻器的工作原理，并通過蜂鳴器直觀地對比了不同的分頻效果。鞏固了理論知識和實驗流程，提高了效率，為后續(xù)實驗打下良好的基礎。說明：各學院（實驗中心）可根據(jù)實驗課程

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