1、1學(xué)習(xí)智力競(jìng)賽搶答器電路的工作原理。2學(xué)習(xí)綜合數(shù)字電子電路的設(shè)計(jì)、實(shí)現(xiàn)和調(diào)試方法。二、實(shí)驗(yàn)內(nèi)容和要求（1）搶答器可容納四組選手，并為每組選手設(shè)置一個(gè)按鈕供搶答者使用；為主持人設(shè)置一個(gè)控制按鈕，用來(lái)控制系統(tǒng)清零（組別顯示數(shù)碼管滅燈）和搶答開始。 （2）電路具有對(duì)第一搶答信號(hào)的鎖存、鑒別和顯示等功能。在主持人將系統(tǒng)復(fù)位并發(fā)出搶答指令后，蜂鳴器提示搶答開始，計(jì)時(shí)顯示器顯示初始時(shí)間并開始倒計(jì)時(shí)，若參賽選手按下?lián)尨鸢粹o，則該組別的信號(hào)立即被鎖存，并在組別顯示器上顯示該組別，同時(shí)揚(yáng)聲器也給出音響提示，此時(shí)，電路具備自鎖功能，使其他搶答按鈕不起作用。 （3）如果無(wú)人搶答，計(jì)時(shí)器倒計(jì)時(shí)到零，蜂鳴器有搶答無(wú)效提

2、示，主持人可以按復(fù)位鍵，開始新一輪的搶答。 （4）搶答器具有限時(shí)搶答的功能，且一次搶答的時(shí)間由主持人設(shè)定，本搶答時(shí)間設(shè)定為30秒。當(dāng)主持人啟動(dòng)開始鍵后，要求計(jì)時(shí)器采用倒計(jì)時(shí)，同時(shí)倒計(jì)時(shí)到0秒時(shí)揚(yáng)聲器會(huì)發(fā)出聲響提示。 （5）參賽選手在設(shè)定的時(shí)間內(nèi)搶答，則搶答有效，定時(shí)器停止工作，根據(jù)搶答結(jié)果由數(shù)碼管顯示選手的組別，并一直保持到主持人將系統(tǒng)清零為止。設(shè)計(jì)方案二本項(xiàng)目也可以用EDA技術(shù)來(lái)實(shí)現(xiàn)其功能。在芯片選型方面可以考慮選擇CPLD芯片作為微控制器。EDA自頂向下的設(shè)計(jì)方法比較先進(jìn)；實(shí)驗(yàn)室有齊全的開發(fā)套件；組員們均系統(tǒng)學(xué)習(xí)過(guò)EDA基礎(chǔ)課程，都有VHDL編程和實(shí)驗(yàn)經(jīng)驗(yàn)，團(tuán)隊(duì)之間交流將會(huì)比較方便；芯片容

3、量大，處理速度極快，管腳數(shù)目多達(dá)84個(gè)，IO口數(shù)目充足，適合本設(shè)計(jì)的規(guī)模。缺點(diǎn)在于設(shè)備相對(duì)昂貴，使用不當(dāng)容易燒毀微處理器。三、設(shè)計(jì)思路可將整個(gè)系統(tǒng)分為三個(gè)主要模塊：搶答鑒別模塊QDJB；搶答計(jì)時(shí)模塊JSQ；搶答計(jì)分模塊JFQ。整個(gè)系統(tǒng)的組成框圖如圖5-5-8所示。CLRABCD搶答鑒別電路ALEDBLEDCLEDDLED組別顯示譯碼電路組別顯示計(jì)分電路SCOREASCOREBSCORECSCOREDADD計(jì)時(shí)電路LOADL1L0CLKEN計(jì)時(shí)顯示譯碼電路JSXS1JSXS0圖-1 智力競(jìng)賽搶答器系統(tǒng)框圖四、電路設(shè)計(jì)選手搶答按鍵主持人控制計(jì)分器搶答控制器定時(shí)器倒計(jì)時(shí)器聲提示顯示時(shí)間圖-21電路設(shè)

4、計(jì)指標(biāo)I本搶答器最多可提供4名參賽選手使用，編號(hào)為14號(hào)，各隊(duì)分別用一個(gè)按鈕（S1S4）控制，并設(shè)置一個(gè)系統(tǒng)清零和搶答控制開關(guān)S5，該開關(guān)由主持人控制。II搶答器具有數(shù)據(jù)鎖存功能，并將鎖存數(shù)據(jù)用發(fā)光二極管指示燈顯示出來(lái)，同時(shí)蜂鳴器發(fā)出間歇式聲響，主持人清零后，聲音提示停止。III.搶答先后的分辨率為1ms。IV.開關(guān)S5作為清零及搶答控制開關(guān)（有主持人控制），當(dāng)開關(guān)S5被按下時(shí)，搶答電路清零，松開后則允許搶答，輸入搶答信號(hào)由搶答按鈕的S1S4實(shí)現(xiàn)。V.有搶答信號(hào)輸入時(shí)，有數(shù)碼管顯示出相應(yīng)組別的號(hào)碼。此時(shí)再按其他任何一個(gè)搶答開關(guān)均無(wú)效，指示燈依舊保持第一個(gè)開關(guān)按下時(shí)所對(duì)應(yīng)的狀態(tài)不變。VI.能完成

5、由主持人控制的30秒倒計(jì)時(shí)，有搶答信號(hào)輸入后計(jì)時(shí)器停止。VII能完成定時(shí)器復(fù)位，啟動(dòng)，暫停/繼續(xù)計(jì)數(shù)。VIII能完成對(duì)每個(gè)選手搶答次數(shù)的記錄，并可復(fù)位。2仿真電路組成（1）四路搶答器原理見(jiàn)圖-3圖-3該電路由四個(gè)D觸發(fā)器、與非門及脈沖觸發(fā)電路等組成。其中S1，S2，S3、S4為搶答人按鈕，S5為主持人復(fù)位。74LS175為四D觸發(fā)器。無(wú)人搶答時(shí)，S1S4均未被按下，1D4D均為低電平，在555定時(shí)器電路產(chǎn)生時(shí)鐘脈沖作用下，1Q立即變?yōu)楦唠娖?，?duì)應(yīng)指示燈X1發(fā)光，同時(shí)數(shù)碼管顯示為1，將555定時(shí)脈沖封鎖，此時(shí)送給74ls175的CLK端不再有脈沖信號(hào)，所以74LS175輸出不再變化，其他搶答者再

6、按下按鈕也不起作用，從而實(shí)現(xiàn)了搶答。若要清除，則由主持人按S5按鈕完成，并為下一次搶答做好準(zhǔn)備。（2）定時(shí)器實(shí)現(xiàn)秒脈沖發(fā)生器由555定時(shí)器和外接元件R1、R2、C構(gòu)成多諧振蕩器。F=1Hz定時(shí)器電路見(jiàn)圖-4圖-4計(jì)數(shù)器由兩片74LS192同步十進(jìn)制計(jì)數(shù)器構(gòu)成利用錯(cuò)位輸出端BO于下一級(jí)DOWN相連30循環(huán)設(shè)置為，十位片DCBA=0011 個(gè)位片DCBA=0000譯碼及顯示電路有譯碼驅(qū)動(dòng)器74LS48和7段數(shù)碼管組成控制電路與非門U20A和U21A組成RS觸發(fā)器，實(shí)現(xiàn)計(jì)數(shù)器復(fù)位、計(jì)數(shù)和保持30電路如圖-5所示圖-5（3）計(jì)數(shù)電路計(jì)數(shù)器由74LS192構(gòu)成置數(shù)輸入端接地，up端接選手輸入信號(hào)，當(dāng)有信

7、號(hào)輸入是加一，load端接電源和復(fù)位開關(guān)用于復(fù)位，down加開關(guān)控制計(jì)數(shù)器的減法， 電路如圖-6圖-7（4）完整電路見(jiàn)圖-8圖-8VHDL的程序設(shè)計(jì)1、搶答鑒別模塊VHDL源程序（QDJB.VHD）LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY QDJB IS PORT (CLR: IN STD_LOGIC; A, B, C, D: IN STD_LOGIC; A1, B1, C1, D1: OUT STD_LOGIC; G: OUT STD_LOGIC_VECTOR (3 DOWNTO 0); END QDJB; ARCHITECTURE

8、ART OF QDJB IS CONSTANT W1: STD_LOGIC_VECTOR:="0001" CONSTANT W2: STD_LOGIC_VECTOR:="0010" CONSTANT W3: STD_LOGIC_VECTOR:="0100" CONSTANT W4: STD_LOGIC_VECTOR:="1000"BEGINPROCESS (CLR, A, B, C, D) VARIABLE LOCK : STD_LOGIC; BEGIN IF (CLR='1') THEN G<

9、;="0000"LOCK:='1'A1<='1' B1<='1' C1<='1' D1<='1' ELSIF (LOCK='1') THEN IF(A='1'AND B='0'AND C='0'AND D='0') THEN A1<='0' B1<='1' C1<='1' D1<='1' G<=W1;

10、LOCK:='0' ELSIF (A='0'AND B='1'AND C='0'AND D='0') THEN A1<='1' B1<='0' C1<='1' D1<='1' G<=W2;LOCK:='0' ELSIF (A='0'AND B='0'AND C='1'AND D='0') THEN A1<='1' B1 &

11、lt;='1' C1<='0' D1<='1' G<=W3;LOCK:='0' ELSIF (A='0'AND B='0'AND C='0'AND D='1') THEN A1<='1' B1 <='1' C1<='1' D1<='0' G<=W4;LOCK:='0' END IF; END IF; END PROCESS; END ART;

12、2、搶答計(jì)時(shí)模塊VHDL源程序（JSQ.VHD）LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY JSQ IS PORT (CLR, LDN, EN, CLK: IN STD_LOGIC; TA, TB: IN STD_LOGIC; FLAG: IN STD_LOGIC;BELL: OUT STD_LOGIC; QA: OUT STD_LOGIC_VECTOR (3 DOWNTO 0); QB: OUT STD_LOGIC_VECTOR (3 DOWNTO 0); END JSQ

13、; ARCHITECTURE ART OF JSQ IS SIGNAL DA: STD_LOGIC_VECTOR (3 DOWNTO 0); SIGNAL DB: STD_LOGIC_VECTOR (3 DOWNTO 0); SIGNAL GWYUZHI: STD_LOGIC_VECTOR (3 DOWNTO 0); SIGNAL SWYUZHI: STD_LOGIC_VECTOR (3 DOWNTO 0); SIGNAL N:INTEGERRANGE 0 TO 10; BEGIN PROCESS (CLK,LDN,EN,CLR,TA,TB,FLAG) VARIABLE TMPA: STD_L

14、OGIC_VECTOR (3 DOWNTO 0); VARIABLE TMPB: STD_LOGIC_VECTOR (3 DOWNTO 0); VARIABLE STAY,FINISH: STD_LOGIC; -倒計(jì)時(shí)停止標(biāo)志 BEGIN IF CLR='1' THEN TMPA:="1001" TMPB:="1001" SWYUZHI<="0000" GWYUZHI<="0000"DA<="1001" DB<="1001" ELSIF

15、 CLK'EVENT AND CLK='1' THEN IF LDN='1' THEN IF TA='1' THEN GWYUZHI<=GWYUZHI+"0001" ;BELL<='0' IF GWYUZHI="1010" THEN GWYUZHI<="0000" END IF; END IF; IF TB='1' THEN SWYUZHI<=SWYUZHI+"0001"BELL<='0&#

16、39; IF SWYUZHI="1010" THEN SWYUZHI<="0000" END IF; END IF; TMPA:=GWYUZHI;TMPB:=SWYUZHI;BELL<='0'STAY:='0' ELSIF EN='1' AND STAY='0' THEN IF FLAG='1' THEN TMPA:="0000"TMPB:="0000" END IF; IF TMPA="0000" TH

17、EN TMPA:="1001" IF TMPB="0000" THEN STAY:='1'FINISH:='1'N<=N+1; IF SWYUZHI="0000" THEN TMPB:="1001"BELL<='1' ELSE TMPB:=SWYUZHI;TMPA:=GWYUZHI;BELL<='1' END IF; ELSE TMPB:=TMPB-"0001"BELL<='0' END IF

18、; ELSE TMPA:=TMPA-"0001" BELL<='0' END IF; ELSIF STAY='1' AND FINISH='1' THEN N<=N+1; IF N=4 THEN BELL<='0'N<=0;FINISH:='0' END IF; ELSIF EN='0' THEN STAY:='0' END IF; END IF; QA<=TMPA; QB<=TMPB; END PROCESS; END ART

19、;3、譯碼器VHDL源程序（YMQ.VHD）LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY YMQ IS PORT (AIN4: IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT7: OUT STD_LOGIC_VECTOR (6 DOWNTO 0); END YMQ; ARCHITECTURE ART OF YMQ ISBEGIN PROCESS (AIN4) BEGIN CASE AIN4 IS WHEN "0000"=>

20、DOUT7<="1000000" -0 WHEN "0001"=>DOUT7<="1111001" -1 WHEN "0010"=>DOUT7<="0100100" -2 WHEN "0011"=>DOUT7<="1111001" -3 WHEN "0100"=>DOUT7<="0110000" -4 WHEN "0101"=>DOUT7

21、<="0011001" -5 WHEN "0110"=>DOUT7<="0000010" -6 WHEN "0111"=>DOUT7<="1111000" -7 WHEN "1000"=>DOUT7<="0000000" -8 WHEN "1001"=>DOUT7<="0010000" -9 WHEN OTHERS=>DOUT7<="1111

22、111" END CASE; END PROCESS; END ART;4、報(bào)警器VHDL源程序（BELL.VHD）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY BELL ISPORT(CLK:IN STD_LOGIC; SPEAK:OUT STD_LOGIC; CHOS: IN STD_LOGIC_VECTOR (3 DOWNTO 0); END BELL;ARCHITECTURE BEHAVE OF BELL IS SIGNAL N:INTEGERRANGE 0 TO

23、 20; SIGNAL SAVE: STD_LOGIC;BEGINPROCESS(CLK,CHOS)BEGIN IF CHOS="0000" THEN N<=0; SAVE<='0' ELSIF CLK'EVENT AND CLK='1' THEN IF N<5 THEN CASE CHOS IS WHEN "1000" => SAVE<='1'N<=N+1; WHEN "0100" => SAVE<='1'N<

24、;=N+1; WHEN "0010" => SAVE<='1'N<=N+1; WHEN "0001" => SAVE<='1'N<=N+1; WHEN OTHERS => NULL; END CASE; ELSE SAVE<='0' END IF; END IF;SPEAK<=SAVE;END PROCESS;END BEHAVE;1 緒 論 EDA技術(shù)的發(fā)展人類社會(huì)已進(jìn)入到高度發(fā)達(dá)的信息化社會(huì)，信息社會(huì)的發(fā)展離不開電子產(chǎn)品的進(jìn)步?，F(xiàn)代電子產(chǎn)品在性能提高

25、、復(fù)雜度增大的同時(shí)，價(jià)格卻一直呈下降趨勢(shì)，而且產(chǎn)品更新?lián)Q代的步伐也越來(lái)越快，實(shí)現(xiàn)這種進(jìn)步的主要原因就是生產(chǎn)制造技術(shù)和電子設(shè)計(jì)技術(shù)的發(fā)展。前者以微細(xì)加工技術(shù)為代表，目前已進(jìn)展到深亞微米階段，可以在幾平方厘米的芯片上集成數(shù)千萬(wàn)個(gè)晶體管；后者的核心就是EDA技術(shù)。EDA是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)最新成果而研制成的電子CAD通用軟件包，主要能輔助進(jìn)行三方面的設(shè)計(jì)工作：IC設(shè)計(jì),電子電路設(shè)計(jì)以及PCB設(shè)計(jì)。沒(méi)有EDA技術(shù)的支持，想要完成上述超大規(guī)模集成電路的設(shè)計(jì)制造是不可想象的,但是面對(duì)當(dāng)今飛速發(fā)展的電子產(chǎn)品市場(chǎng)，設(shè)計(jì)師需要更加實(shí)用、快捷的EDA工具，使用統(tǒng)一的集

26、體化設(shè)計(jì)黃精，改變傳統(tǒng)的設(shè)計(jì)思路，將精力集中到設(shè)計(jì)構(gòu)想、方案比較和尋找優(yōu)化設(shè)計(jì)等方面，需要以最快的速度，開發(fā)出性能優(yōu)良、質(zhì)量一流的電子產(chǎn)品，對(duì)EDA技術(shù)提出了更高的要求。未來(lái)的EDA技術(shù)將在仿真、時(shí)序分析、集成電路自動(dòng)測(cè)試、高速印刷版設(shè)計(jì)及開發(fā)操作平臺(tái)的擴(kuò)展等方面取得新的突破，向著功能強(qiáng)大、簡(jiǎn)單易學(xué)、使用方便的方向發(fā)展。1.2EDA技術(shù)的設(shè)計(jì)優(yōu)勢(shì)傳統(tǒng)的設(shè)計(jì)方法采用自底向上的設(shè)計(jì)方法，一般先按電子系統(tǒng)的具體功能要求進(jìn)行功能劃分，然后對(duì)每個(gè)子模塊畫出真值表，用卡諾圖進(jìn)行手工邏輯簡(jiǎn)化，寫出布爾表達(dá)式，畫出相應(yīng)的邏輯線路圖，再據(jù)此選擇元器件，設(shè)計(jì)電路板，最后進(jìn)行實(shí)測(cè)與調(diào)試，由于無(wú)法進(jìn)行硬件系統(tǒng)功能仿真

27、，如果某一過(guò)程存在錯(cuò)誤，查找和修改十分不便，所以這是一種費(fèi)時(shí)、費(fèi)力的設(shè)計(jì)方法,而現(xiàn)代電子設(shè)計(jì)技術(shù)(EDA)是自頂向下且先進(jìn)高效的。在電子產(chǎn)品的設(shè)計(jì)理念、設(shè)計(jì)方式、系統(tǒng)硬件構(gòu)成、設(shè)計(jì)的重用性、知識(shí)產(chǎn)權(quán)、設(shè)計(jì)周期等方面,EDA技術(shù)具有一定的優(yōu)勢(shì)。所以本次設(shè)計(jì)的搶答器拋棄了傳統(tǒng)的設(shè)計(jì)方法，選擇了采用主流的EDA技術(shù)進(jìn)行設(shè)計(jì)。1.3智能搶答器的市場(chǎng)現(xiàn)狀智力競(jìng)賽是“快樂(lè)學(xué)習(xí)”這一教育模式的典范，它采用在規(guī)定的一段時(shí)間內(nèi)搶答和必答等方式，在給人們的生活帶來(lái)樂(lè)趣的同時(shí)，也使參與者和觀眾在愉悅的氛圍中學(xué)到一些科學(xué)知識(shí)和生活知識(shí)，因此很受大家的喜歡。但是，在這類比賽中，對(duì)于誰(shuí)先誰(shuí)后搶答，在何時(shí)搶答，如何計(jì)算答題

28、時(shí)間等等問(wèn)題，若是僅憑主持人的主觀判斷，就很容易出現(xiàn)誤判。所以，我們就需要一種具備自動(dòng)鎖存，置位，清零等功能智能搶答器來(lái)解決這些問(wèn)題。智能競(jìng)賽搶答器是一種應(yīng)用十分廣泛的設(shè)備，在各種競(jìng)賽、搶答場(chǎng)合中，它都能客觀、迅速地判斷出最先獲得發(fā)言權(quán)的選手。早期的搶答器只是由三個(gè)三極管、可控硅、發(fā)光管等器件組成的，能通過(guò)發(fā)光管的指示辨認(rèn)出選手號(hào)碼?，F(xiàn)在大多數(shù)智能搶答器都是由單片機(jī)或數(shù)字集成電路構(gòu)成的，并且新增了許多功能，如選手號(hào)碼顯示，搶按前或搶按后的計(jì)時(shí)，選手得分顯示等功能。雙擊上一行的“1”“2”試試，J(本行不會(huì)被打印，請(qǐng)自行刪除)2方案設(shè)計(jì)與論證搶答器系統(tǒng)設(shè)計(jì)要求一般來(lái)說(shuō)，設(shè)計(jì)一臺(tái)智能搶答器，必須能

29、夠準(zhǔn)確判斷出第一位搶答者，并且通過(guò)數(shù)顯、蜂鳴這些途徑能讓人們很容易得知誰(shuí)是搶答成功者，并設(shè)置一定的回答限制時(shí)間，讓搶答者在規(guī)定時(shí)間內(nèi)答題，主持人根據(jù)答題結(jié)果評(píng)出最終贏家。所以我們?cè)谠O(shè)計(jì)智能搶答器的模塊需要滿足鑒別、計(jì)時(shí)、數(shù)顯、報(bào)警等功能，具體設(shè)計(jì)要求如下： （1）搶答器可容納四組選手，并為每組選手設(shè)置一個(gè)按鈕供搶答者使用；為主持人設(shè)置一個(gè)控制按鈕，用來(lái)控制系統(tǒng)清零（組別顯示數(shù)碼管滅燈）和搶答開始。 （2）電路具有對(duì)第一搶答信號(hào)的鎖存、鑒別和顯示等功能。在主持人將系統(tǒng)復(fù)位并發(fā)出搶答指令后，蜂鳴器提示搶答開始，計(jì)時(shí)顯示器顯示初始時(shí)間并開始倒計(jì)時(shí)，若參賽選手按下?lián)尨鸢粹o，則該組別的信號(hào)立即被鎖存，并

30、在組別顯示器上顯示該組別，同時(shí)揚(yáng)聲器也給出音響提示，此時(shí)，電路具備自鎖功能，使其他搶答按鈕不起作用。 （3）如果無(wú)人搶答，計(jì)時(shí)器倒計(jì)時(shí)到零，蜂鳴器有搶答無(wú)效提示，主持人可以按復(fù)位鍵，開始新一輪的搶答。 （4）搶答器具有限時(shí)搶答的功能，且一次搶答的時(shí)間由主持人設(shè)定，本搶答時(shí)間設(shè)定為99秒。當(dāng)主持人啟動(dòng)開始鍵后，要求計(jì)時(shí)器采用倒計(jì)時(shí)，同時(shí)倒計(jì)時(shí)到0秒時(shí)揚(yáng)聲器會(huì)發(fā)出聲響提示。 （5）參賽選手在設(shè)定的時(shí)間內(nèi)搶答，則搶答有效，定時(shí)器停止工作，根據(jù)搶答結(jié)果由數(shù)碼管顯示選手的組別，并一直保持到主持人將系統(tǒng)清零為止。2.2 方案論證與選擇 方案一我們的第一種方案是考慮用“單片機(jī)”來(lái)實(shí)現(xiàn)其功能。在芯片選型方面可

31、以考慮選擇手頭就有的STC89C52單片機(jī)作為控制器。STC89C52單片機(jī)的優(yōu)點(diǎn)在于其價(jià)格便宜，購(gòu)買方便；我們組員均有C語(yǔ)言基礎(chǔ)，可使用C語(yǔ)言編程，移植性較好。缺點(diǎn)在于其系統(tǒng)設(shè)計(jì)方法為傳統(tǒng)設(shè)計(jì)方法，相對(duì)落后；芯片引腳數(shù)量?jī)H有40個(gè)，容量小，通用IO口少，不適合本設(shè)計(jì)規(guī)模，處理速度慢；個(gè)別組員沒(méi)有該芯片的使用經(jīng)驗(yàn)，預(yù)計(jì)團(tuán)隊(duì)之間交流思想不太方便。 方案二本項(xiàng)目也可以用EDA技術(shù)來(lái)實(shí)現(xiàn)其功能。在芯片選型方面可以考慮選擇CPLD芯片作為微控制器。EDA自頂向下的設(shè)計(jì)方法比較先進(jìn)；實(shí)驗(yàn)室有齊全的開發(fā)套件；組員們均系統(tǒng)學(xué)習(xí)過(guò)EDA基礎(chǔ)課程，都有VHDL編程和實(shí)驗(yàn)經(jīng)驗(yàn)，團(tuán)隊(duì)之間交流將會(huì)比較方便；芯片容量大

32、，處理速度極快，管腳數(shù)目多達(dá)84個(gè)，IO口數(shù)目充足，適合本設(shè)計(jì)的規(guī)模。缺點(diǎn)在于設(shè)備相對(duì)昂貴，使用不當(dāng)容易燒毀微處理器。 方案的選擇我們?cè)诒容^了兩種方案的優(yōu)缺點(diǎn)基礎(chǔ)上，結(jié)合自身實(shí)際情況，認(rèn)為方案二更適合于搶答器的設(shè)計(jì)，因此我們采用方案二。2.3系統(tǒng)總體設(shè)計(jì)思想本設(shè)計(jì)為四路智能搶答器，所以這種搶答器要求有四路不同組別的搶答輸入信號(hào)，并能識(shí)別最先搶答的信號(hào)，搶答器共有三個(gè)輸出顯示，選手代號(hào)、計(jì)數(shù)器的個(gè)位和十位，它們輸出全部為BCD碼輸出，這樣便于和顯示譯碼器連接。當(dāng)主持人按下控制鍵、選手按下?lián)尨疰I或倒計(jì)時(shí)到時(shí)蜂鳴器短暫響起。對(duì)回答問(wèn)題所用的時(shí)間進(jìn)行計(jì)時(shí)、顯示、超時(shí)報(bào)警、預(yù)置答題時(shí)間，同時(shí)該系統(tǒng)還應(yīng)有

33、復(fù)位、倒計(jì)時(shí)啟動(dòng)功能。依據(jù)系統(tǒng)的設(shè)計(jì)要求可知，系統(tǒng)的輸入信號(hào)有：四組的搶答按鈕A、B、C、D。系統(tǒng)清零信號(hào)QDJB，系統(tǒng)時(shí)鐘信號(hào)CLK，計(jì)分復(fù)位端JFRST，計(jì)時(shí)預(yù)置數(shù)控制端LDN，計(jì)時(shí)使能端EN，計(jì)時(shí)預(yù)置數(shù)調(diào)整按鈕TA、TB。系統(tǒng)的輸入信號(hào)有：四個(gè)組搶答成功與否的指示控制信號(hào)輸出口LEDA,LEDB，LEDC，LEDD，四組搶答時(shí)的計(jì)時(shí)控制顯示信號(hào)若干，搶答成功組別顯示的控制信號(hào)若干。本系統(tǒng)應(yīng)具有的功能有：第一搶答信號(hào)的鑒別和鎖存功能；搶答計(jì)時(shí)功能；組別顯示功能；蜂鳴器提示功能。根據(jù)以上的分析我們可以將本設(shè)計(jì)的整個(gè)系統(tǒng)分為四個(gè)模塊：搶答鑒別模塊QDJB；搶答計(jì)時(shí)模塊JSQ；數(shù)碼顯示模塊YMQ

34、；報(bào)警模塊BELL。對(duì)于需要顯示的信息，需要增加或外接譯碼器，進(jìn)行顯示譯碼。搶答開始時(shí)主持人按下?lián)尨饛?fù)位鍵（QDRST），系統(tǒng)進(jìn)入搶答狀態(tài)，計(jì)時(shí)模塊輸出初始信號(hào)給數(shù)碼顯示模塊并顯示出初始值。當(dāng)某參賽組搶先將搶答鍵按下時(shí)，系統(tǒng)將其余三路搶答信號(hào)封鎖，同時(shí)揚(yáng)聲器發(fā)出聲音提示，組別顯示模塊送出信號(hào)給數(shù)碼顯示模塊，從而顯示出該搶答成功組臺(tái)號(hào)，并一直保持到下一輪主持人將系統(tǒng)清零為止。主持人對(duì)搶答結(jié)果進(jìn)行確認(rèn)，隨后，計(jì)時(shí)模塊送出倒計(jì)時(shí)計(jì)數(shù)允許信號(hào)，開始回答問(wèn)題，計(jì)時(shí)顯示器則從初始值開始以計(jì)時(shí)。計(jì)時(shí)至0時(shí)，停止計(jì)時(shí)，揚(yáng)聲器發(fā)出超時(shí)報(bào)警信號(hào)，以中止未回答完問(wèn)題。當(dāng)主持人給出倒計(jì)時(shí)停止信號(hào)時(shí)，揚(yáng)聲器停止鳴叫。整

35、個(gè)系統(tǒng)的組成框圖如下圖：搶答鑒別電路模塊A B C D RST CLK組別顯示電路模塊計(jì)時(shí)電路模塊聲響控制電路模塊數(shù)碼管顯示電路模塊蜂鳴器模塊圖2-1系統(tǒng)的總體框圖3 單元模塊電路的設(shè)計(jì)和實(shí)現(xiàn)根據(jù)對(duì)搶答器的功能要求，把要設(shè)計(jì)的系統(tǒng)劃分為四個(gè)功能模塊：搶答信號(hào)鑒別模塊、計(jì)時(shí)模塊、數(shù)碼顯示模塊和揚(yáng)聲器控制電路，具體的說(shuō)，顯示模塊又包含最先搶答的組別顯示電路、計(jì)時(shí)值顯示電路。搶答鑒別模塊的設(shè)計(jì)與實(shí)現(xiàn) 設(shè)計(jì)原理本模塊主要是對(duì)參與搶答的四組誰(shuí)先搶答做出判斷，將搶答成功者的組別號(hào)進(jìn)行顯示，同時(shí)，與選手對(duì)應(yīng)的LED燈會(huì)亮起，蜂鳴器發(fā)出2-3秒鳴叫，表明搶答成功。用A、B、C、D分別代表參賽的四組，A1、B1

36、、C1、D1則代表與之對(duì)應(yīng)的各組的搶答按鈕顯示端，系統(tǒng)清零信號(hào)CLR，組別顯示端G3.0，則搶答鑒別模塊的元件圖如下圖所示：圖3-1 鑒別模塊元件框圖搶答開始后，當(dāng)有小組按下?lián)尨疰I，搶答信號(hào)判定電路QDJB通過(guò)緩沖輸出信號(hào)的反饋將本參賽組搶先按下按鍵的信號(hào)鎖存，并且以異步清零的方式將其他參賽組的鎖存器清零，組別顯示和計(jì)時(shí)會(huì)保存到主持人對(duì)系統(tǒng)進(jìn)行清零操作時(shí)為止。A、B、C、D四組搶答從理論上來(lái)說(shuō)，應(yīng)該有16種可能情況，但是由于時(shí)鐘信號(hào)的頻率很高而且是在時(shí)鐘信號(hào)上升沿的狀況下才做出的鑒別，所以在這里四組同時(shí)搶答成功的可能性非常小，因此可以只設(shè)計(jì)四種情況，即A、B、C、D分別為0001、0010、0

37、100、1000，這樣使電路的設(shè)計(jì)得以簡(jiǎn)化。3.1.2 功能仿真利用MAX+plusII進(jìn)行編譯，綜合，仿真，時(shí)序圖如圖3-1所示：圖3-1 搶答鑒別模塊仿真時(shí)序圖如仿真圖所示，當(dāng)CLR=1時(shí)系統(tǒng)復(fù)位，使組別顯示信號(hào)G=0000，各組的指示燈信號(hào)A1=0，B1=0，C1=0，D1=0；當(dāng)CLR=0，即低電平有效，使其進(jìn)入搶答鑒別狀態(tài)，到CLK的上升沿到來(lái)時(shí)，以D組搶答成功為例，當(dāng)輸入信號(hào)為A=0，B=0，C=0，D=1，輸出信號(hào)G=1000，D1=1，即為鑒別出D組搶答成功，同時(shí)屏蔽其他組的輸入信號(hào)，以免發(fā)生錯(cuò)誤。同理其他組別搶答成功也是這樣的鑒別過(guò)程。通過(guò)分析，仿真完全符合預(yù)期所要達(dá)到的結(jié)果

38、。3.2 計(jì)時(shí)模塊的設(shè)計(jì)與實(shí)現(xiàn) 設(shè)計(jì)原理在計(jì)時(shí)模塊的設(shè)計(jì)中設(shè)置了固定和可調(diào)的兩個(gè)時(shí)間，固定時(shí)間為99秒，可調(diào)時(shí)間通過(guò)預(yù)置鍵SET來(lái)調(diào)節(jié)，計(jì)數(shù)時(shí)兩個(gè)數(shù)碼管QA，QB顯示剩余時(shí)間，分別表示兩位倒計(jì)時(shí)的個(gè)位和十位。當(dāng)搶答鑒別模塊成功判別出最先按下?lián)尨鸢粹o的參賽組后，在成功鑒別出哪組最先搶答后，主持人按下計(jì)時(shí)信號(hào)，則進(jìn)入計(jì)時(shí)狀態(tài)。計(jì)時(shí)模塊開始工作從規(guī)定值開始以秒計(jì)時(shí)，計(jì)時(shí)至0秒時(shí)停止，此時(shí)蜂鳴器發(fā)出報(bào)警信號(hào)，提醒答題已終止。該系統(tǒng)輸入信號(hào)有：系統(tǒng)清零信號(hào)CLR，計(jì)時(shí)預(yù)置控制端LDN，計(jì)時(shí)使能端EN，系統(tǒng)時(shí)鐘信號(hào)CLK，計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕TA、TB。系統(tǒng)輸出信號(hào)有：倒計(jì)時(shí)輸出端QA3.0、QB3.0、

39、蜂鳴器BELL。則計(jì)時(shí)模塊的元件圖如下圖所示：圖3-2計(jì)時(shí)模塊的元件圖 計(jì)時(shí)模塊的仿真利用MAX+plusII進(jìn)行編譯，綜合，仿真，時(shí)序圖如圖3-3所示：圖3-3 計(jì)時(shí)器模塊仿真時(shí)序圖如仿真圖所示，當(dāng)計(jì)時(shí)復(fù)位信號(hào)CLR=1時(shí)，模塊輸出信號(hào)QA=0000 ，QB=0000。當(dāng)預(yù)置數(shù)控制信號(hào)LDN=1可通過(guò)TA來(lái)調(diào)整QA，TA來(lái)一次高電平，則QA的數(shù)值就加1；用TB來(lái)調(diào)整QB，通過(guò)這兩個(gè)調(diào)整信號(hào)可調(diào)整參賽者答題所需要的時(shí)間。在CLR=0，LDN=0,EN=1時(shí)，通過(guò)時(shí)鐘信號(hào)CLK的上升沿來(lái)進(jìn)行99秒到計(jì)時(shí)。通過(guò)分析，仿真完全符合預(yù)期所要達(dá)到的結(jié)果。3.3 譯碼顯示模塊的設(shè)計(jì)與實(shí)現(xiàn)設(shè)計(jì)原理譯碼器的設(shè)

40、計(jì)主要任務(wù)是顯示組別和時(shí)間的工作狀態(tài)，其主要原理是四位二進(jìn)制BCD編碼轉(zhuǎn)換成七段二進(jìn)制數(shù)字輸出在數(shù)碼管上，使觀眾能夠更直觀的看到比賽進(jìn)程。譯碼顯示模塊的元件圖如下圖所示：圖3-4 譯碼顯示模塊的元件圖譯碼器的譯碼對(duì)照表3-1如下所示：表3-1 譯碼器的譯碼對(duì)照表顯示的數(shù)字/字母BCD編碼七段共陽(yáng)數(shù)碼管2進(jìn)制000001000000100011111001200100100100300110110000401000011001501010010010601100000010701111111000810000000000910010010000XXXXX1111111在程序中只考慮0000-10

41、01（即0-9）的情況，將其轉(zhuǎn)化為相應(yīng)的七段顯示器的碼字，其他情況不予考慮。功能仿真譯碼器的設(shè)計(jì)主要任務(wù)是將組別和時(shí)間的工作狀態(tài)，翻譯成3個(gè)信號(hào)數(shù)碼管的工作狀態(tài)。譯碼器的輸入是由16進(jìn)制數(shù)顯示的。利用MAX+plusII進(jìn)行編譯，綜合，仿真，時(shí)序圖如圖3-5所示：圖3-5 譯碼器模塊仿真時(shí)序圖如仿真圖所示，AIN4為數(shù)字0-9時(shí)，DOUT7輸出對(duì)應(yīng)于譯碼對(duì)照表，AIN4為數(shù)字10-15時(shí)，DOUT7輸出1111111，通過(guò)分析，仿真完全符合預(yù)期所要達(dá)到的結(jié)果。3.4 報(bào)警模塊的設(shè)計(jì)與實(shí)現(xiàn)設(shè)計(jì)原理報(bào)警器的設(shè)計(jì)主要是來(lái)提醒觀眾倒計(jì)時(shí)的開始和結(jié)束，哪位選手進(jìn)行了搶答，在這幾種情況下蜂鳴器會(huì)發(fā)出2-3

42、秒的鳴叫，便于更好的判別比賽的情況。此模塊和搶答鑒別模塊、計(jì)時(shí)模塊、蜂鳴器相連，用以實(shí)現(xiàn)其功能。則報(bào)警模塊的元件圖如下圖所示：圖3-6 報(bào)警模塊的元件圖該系統(tǒng)輸入信號(hào)有系統(tǒng)時(shí)鐘信號(hào)CLK，組別輸入信號(hào)CHOS，輸出信號(hào)SPEAK，用以連接蜂鳴器來(lái)進(jìn)行報(bào)警。功能仿真利用MAX+plusII進(jìn)行編譯，綜合，仿真，時(shí)序圖如圖3-7所示：圖3-7 報(bào)警器模塊仿真時(shí)序圖如仿真圖所示，當(dāng)CHOS=0001即A組搶答時(shí)，蜂鳴器SPEAK=1進(jìn)行2-3秒的鳴叫，通過(guò)分析，仿真完全符合預(yù)期所要達(dá)到的結(jié)果。3.5搶答器系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn) 總體設(shè)計(jì)原理本設(shè)計(jì)通過(guò)元器件圖示連線的方法來(lái)實(shí)現(xiàn)，這種連線方法思路清晰可見(jiàn)，而

43、且用的時(shí)候很簡(jiǎn)單方便，出現(xiàn)錯(cuò)誤也很好檢查，又由于本設(shè)計(jì)連線比較繁多復(fù)雜，所以采用總線模式連線，這樣大大較少了由于連線帶來(lái)的失誤，便于很明了的看出各個(gè)模塊之間的連接。以下為總體原理圖：圖3-8 頂層元件圖本設(shè)計(jì)中，搶答器組別信號(hào)A、B、C、D為高電平時(shí)，其功能為有效狀態(tài)。同樣，系統(tǒng)清零信號(hào)CLR、預(yù)置及倒計(jì)時(shí)控制信號(hào)LDN，亦為高電平有效。當(dāng)CLR有效時(shí)，搶答信號(hào)判別電路清零，為判別優(yōu)先搶答信號(hào)做出準(zhǔn)備。當(dāng)計(jì)時(shí)使能端EN為低電平，預(yù)置時(shí)間設(shè)置信號(hào)LDN=1時(shí)，通過(guò)計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕TA、TB進(jìn)行預(yù)置數(shù)。當(dāng)計(jì)時(shí)使能端EN為高電平，有系統(tǒng)時(shí)鐘信號(hào)CLK時(shí)，進(jìn)行99秒倒計(jì)時(shí)。輸入時(shí)鐘CLK一方面作為

44、揚(yáng)聲器控制電路的輸入信號(hào)，另一方面作為搶答信號(hào)判別電路中鎖存器時(shí)鐘，為使揚(yáng)聲器音調(diào)較為悅耳，且是搶答判別電路有較高的準(zhǔn)確度（對(duì)信號(hào)判別的最大誤差是一個(gè)時(shí)鐘周期），CLK信號(hào)頻率高低應(yīng)適中，可取500Hz-1KHz；同時(shí)CLK信號(hào)經(jīng)過(guò)分頻后向倒計(jì)時(shí)電路提供信號(hào)。功能仿真利用MAX+plusII進(jìn)行編譯，綜合，仿真，時(shí)序圖如圖3-9所示：圖3-9 總體仿真時(shí)序圖如圖3-9所示，當(dāng)CLR有效時(shí)，搶答信號(hào)判別電路清零，為判別優(yōu)先搶答信號(hào)做出準(zhǔn)備。當(dāng)計(jì)時(shí)使能端EN為低電平，預(yù)置時(shí)間設(shè)置信號(hào)LDN=1時(shí)，通過(guò)計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕TA、TB進(jìn)行預(yù)置數(shù)。當(dāng)計(jì)時(shí)使能端EN為高電平，有系統(tǒng)時(shí)鐘信號(hào)CLK時(shí)，進(jìn)行9

45、9秒倒計(jì)時(shí)。輸入時(shí)鐘CLK一方面作為揚(yáng)聲器控制電路的輸入信號(hào)，另一方面作為搶答信號(hào)判別電路中鎖存器時(shí)鐘，為使揚(yáng)聲器音調(diào)較為悅耳，且是搶答判別電路有較高的準(zhǔn)確度，CLK信號(hào)頻率高低應(yīng)適中，可取500Hz-1KHz；同時(shí)CLK信號(hào)經(jīng)過(guò)分頻后向倒計(jì)時(shí)電路提供信號(hào)。通過(guò)分析，仿真完全符合預(yù)期所要達(dá)到的結(jié)果。4硬件的測(cè)試和裝調(diào) 程序的下載在對(duì)總體原理圖進(jìn)行編譯、綜合，仿真后，經(jīng)過(guò)檢查排除仿真圖中存在的問(wèn)題，并確保功能符合預(yù)期設(shè)計(jì)目的后，即可將其下載到EDA試驗(yàn)開發(fā)板的CPLD芯片 EPM7128SLC84-15芯片來(lái)測(cè)試搶答器的系統(tǒng)功能，下載完成截圖如下：圖4-1 程序下載完成圖4.2系統(tǒng)安裝與測(cè)試程序

46、的最終顯示結(jié)果驗(yàn)證了設(shè)計(jì)思路的正確性，為了進(jìn)一步從視覺(jué)上來(lái)觀察實(shí)驗(yàn)現(xiàn)象，還需將設(shè)計(jì)編程下載到選定的目標(biāo)器件中做進(jìn)一步的硬件測(cè)試，以便最終了解設(shè)計(jì)的正確性。本次課程設(shè)計(jì)下載的目標(biāo)器件為MAX7000S EPM7128SLC84-15。將各個(gè)模塊按原理圖方式連接在一塊，構(gòu)成一個(gè)完整的數(shù)字競(jìng)賽搶答器原理圖模塊結(jié)構(gòu)。測(cè)試時(shí)，首先將指撥開關(guān)全部撥到低電平，按下“QDRET”鍵，觀察數(shù)碼管，啟動(dòng)狀態(tài)時(shí)選手編號(hào)、倒計(jì)時(shí)都顯示0。然后撥動(dòng)指撥開關(guān)“JSRET”， 啟動(dòng)99秒定時(shí)搶答，此時(shí)計(jì)時(shí)數(shù)碼管上顯示“99”，蜂鳴器發(fā)出鳴叫。再撥動(dòng)指撥開關(guān)“EN”，99秒倒計(jì)時(shí)開始。在倒計(jì)時(shí)過(guò)程中撥動(dòng)指撥開關(guān)PLAYER1

47、，組別顯示數(shù)碼管上顯示“1”，計(jì)分?jǐn)?shù)碼管由之前的倒計(jì)時(shí)回歸到“00”，與此同時(shí)，與1號(hào)選手對(duì)應(yīng)的LED燈閃了一下，并且蜂鳴器發(fā)出了2-3秒的鳴叫，說(shuō)明1號(hào)選手搶答成功。如果撥動(dòng)其他組對(duì)應(yīng)的指撥開關(guān)PLAYER2、 PLAYER3數(shù)碼管上顯示數(shù)據(jù)不變，說(shuō)明搶答電路已鎖。本輪搶答結(jié)束后，按下“QDRET”鍵，數(shù)碼管上顯示都為0，然后按照步驟1依次往下，開始進(jìn)行下一輪搶答。如果99秒倒計(jì)時(shí)過(guò)程中無(wú)人按下?lián)尨疰I，則在倒計(jì)時(shí)為“00”時(shí)蜂鳴器發(fā)出鳴叫，表明本輪過(guò)程無(wú)人搶答。結(jié) 論按照任務(wù)要求，我們?cè)O(shè)計(jì)出的搶答器具備搶答鑒別、倒計(jì)時(shí)、數(shù)碼管顯示、報(bào)警提示等多種功能。本搶答器能夠準(zhǔn)確判斷出第一位搶答者，并且

48、通過(guò)數(shù)顯、蜂鳴這些途徑能讓人們很容易得知誰(shuí)是搶答成功者。根據(jù)不同比賽的需要，主持人可以預(yù)設(shè)一定的回答限制時(shí)間，讓搶答者在規(guī)定時(shí)間內(nèi)答題，主持人根據(jù)答題結(jié)果評(píng)出最終贏家。設(shè)計(jì)制作過(guò)程中遇到的問(wèn)題及解決方案：1. VHDL語(yǔ)法使用不規(guī)范：當(dāng)我們編寫軟件程序的時(shí)，遇到了編譯錯(cuò)誤。細(xì)心閱讀max+plus2錯(cuò)誤提示和所編寫的程序后發(fā)現(xiàn)是因?yàn)閂HDL語(yǔ)法使用錯(cuò)誤。最后經(jīng)過(guò)翻閱EDA課本，熟悉相關(guān)語(yǔ)法后將其改正。2. 搶答器項(xiàng)目設(shè)計(jì)規(guī)模過(guò)大，與現(xiàn)有CPLD芯片不匹配：按照我們最初的設(shè)計(jì)方案來(lái)設(shè)計(jì)的話，搶答器還可以實(shí)現(xiàn)計(jì)分功能。但是當(dāng)我們編寫好程序后，一經(jīng)編譯就會(huì)出現(xiàn)工程與器件無(wú)法適配的問(wèn)題。查找原因后發(fā)現(xiàn)

49、是因?yàn)閿?shù)碼管顯示分?jǐn)?shù)功能占用芯片引腳過(guò)多，芯片無(wú)法匹配。最終我們?nèi)サ袅擞?jì)分功能，從而適配成功。3. 引腳鎖定不完整，最終編譯無(wú)法通過(guò)： 處理了之前出現(xiàn)的幾個(gè)問(wèn)題后，在最后編譯時(shí)未通過(guò)。細(xì)致查看了錯(cuò)誤提示，發(fā)現(xiàn)是個(gè)別管腳未鎖定的原因。我們最終把各個(gè)管腳鎖定號(hào)碼一一檢查了一遍，從而通過(guò)了編譯。本設(shè)計(jì)有以下幾個(gè)可以改進(jìn)的地方：1.預(yù)使本搶答器具有計(jì)分功能，可以使用引腳更多的CPLD芯片，即使用更多的數(shù)碼管來(lái)實(shí)時(shí)顯示每個(gè)搶答選手的得分情況。2. 現(xiàn)有的聲響提示模塊發(fā)出的提示聲音比較單調(diào)，不能滿足現(xiàn)在的搶答比賽要求。通過(guò)適當(dāng)添加幾種語(yǔ)音芯片，就可以讓蜂鳴器在不同的情況下發(fā)出美妙的聲響，能為比賽增添不少樂(lè)

50、趣。3.在現(xiàn)有設(shè)計(jì)基礎(chǔ)上使用無(wú)線電或紅外技術(shù)，還可以使本項(xiàng)目升級(jí)為無(wú)線智能搶答器。致 謝在本次課程設(shè)計(jì)中經(jīng)過(guò)各位同學(xué)的幫助和我的負(fù)責(zé)老師鄭老師的耐心指導(dǎo)和熱情幫助，以及圖書館大量的資料和學(xué)校提供的必要器材下才順利完成的。從課題的選擇到項(xiàng)目的最終完成，鄭老師都始終給予我細(xì)心的指導(dǎo)和不懈的支持，以及我們組員的共同努力。同時(shí)實(shí)驗(yàn)室的開放也為同學(xué)們?cè)O(shè)計(jì)提供了實(shí)習(xí)場(chǎng)地。在此對(duì)侯寶生老師，鄭爭(zhēng)兵老師示忠心的感謝，對(duì)系上為我們提供這次機(jī)會(huì)表示感謝，這些不僅讓我學(xué)到了很多知識(shí)，鍛煉了自身的操作能力，更為以后的學(xué)習(xí)工作打下了良好的基礎(chǔ)。參考文獻(xiàn)1潘松，黃繼業(yè). EDA技術(shù)實(shí)用教程.第二版.M.北京：科學(xué)出版社，

51、2005.2龔尚福.微機(jī)原理與接口技術(shù).第二版. M 西安：西安電子科技大學(xué)出版社，2008.3邊計(jì)年，薛宏熙. 用VHDL設(shè)計(jì)電子線路. 清華大學(xué)出版社，20004 李偉英,謝完成.基于EDA技術(shù)的搶答器的設(shè)計(jì)與實(shí)現(xiàn)【J】.科學(xué)技術(shù)與實(shí)現(xiàn), 2008.8（11）.5譚會(huì)生,瞿遂存.EDA技術(shù)綜合應(yīng)用實(shí)例與分析【M】.西安:西安電子科技大學(xué)出版社, 2004.6 VHDL程序設(shè)計(jì)7 基于CPLD的無(wú)線遙控?fù)尨鹌髟O(shè)計(jì)附 錄附錄A 各單元模塊VHDL源程序1、搶答鑒別模塊VHDL源程序（QDJB.VHD）LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTI

52、TY QDJB IS PORT (CLR: IN STD_LOGIC; A, B, C, D: IN STD_LOGIC; A1, B1, C1, D1: OUT STD_LOGIC; G: OUT STD_LOGIC_VECTOR (3 DOWNTO 0); END QDJB; ARCHITECTURE ART OF QDJB IS CONSTANT W1: STD_LOGIC_VECTOR:="0001" CONSTANT W2: STD_LOGIC_VECTOR:="0010" CONSTANT W3: STD_LOGIC_VECTOR:=&quo

53、t;0100" CONSTANT W4: STD_LOGIC_VECTOR:="1000"BEGINPROCESS (CLR, A, B, C, D) VARIABLE LOCK : STD_LOGIC; BEGIN IF (CLR='1') THEN G<="0000"LOCK:='1'A1<='1' B1<='1' C1<='1' D1<='1' ELSIF (LOCK='1') THEN IF(A=

54、'1'AND B='0'AND C='0'AND D='0') THEN A1<='0' B1<='1' C1<='1' D1<='1' G<=W1;LOCK:='0' ELSIF (A='0'AND B='1'AND C='0'AND D='0') THEN A1<='1' B1<='0' C1<='

55、1' D1<='1' G<=W2;LOCK:='0' ELSIF (A='0'AND B='0'AND C='1'AND D='0') THEN A1<='1' B1 <='1' C1<='0' D1<='1' G<=W3;LOCK:='0' ELSIF (A='0'AND B='0'AND C='0'AND D='

56、1') THEN A1<='1' B1 <='1' C1<='1' D1<='0' G<=W4;LOCK:='0' END IF; END IF; END PROCESS; END ART;2、搶答計(jì)時(shí)模塊VHDL源程序（JSQ.VHD）LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY JSQ IS PORT (CLR, LDN, EN, CLK: IN STD_

57、LOGIC; TA, TB: IN STD_LOGIC; FLAG: IN STD_LOGIC;BELL: OUT STD_LOGIC; QA: OUT STD_LOGIC_VECTOR (3 DOWNTO 0); QB: OUT STD_LOGIC_VECTOR (3 DOWNTO 0); END JSQ; ARCHITECTURE ART OF JSQ IS SIGNAL DA: STD_LOGIC_VECTOR (3 DOWNTO 0); SIGNAL DB: STD_LOGIC_VECTOR (3 DOWNTO 0); SIGNAL GWYUZHI: STD_LOGIC_VECTOR (3 DOWNTO 0); SIGNAL SWYUZHI