1、    基于Spartan-6的16路高速串行傳輸?shù)脑O(shè)計與實現(xiàn)摘要：實現(xiàn)了一種全集成可變帶寬中頻寬帶低通濾波器，討論分析了跨導(dǎo)放大器-電容(OTAC)連續(xù)時間型濾波器的結(jié)構(gòu)、設(shè)計和具體實現(xiàn)，使用外部可編程電路對所設(shè)計濾波器帶寬進行控制，并利用ADS軟件進行電路設(shè)計和仿真驗證。仿真結(jié)果表明，該濾波器帶寬的可調(diào)范圍為126 MHz，阻帶抑制率大于35 dB，帶內(nèi)波紋小于05 dB，采用18 V電源，TSMC 018m CMOS工藝庫仿真，功耗小于21 mW，頻響曲線接近理想狀態(tài)。關(guān)鍵詞：Butte0 引言    用現(xiàn)場可編程門陣

2、列(FPGA)開發(fā)高速系統(tǒng)時常常需要實現(xiàn)高速串行傳輸，傳統(tǒng)的做法是直接利用FPGA的內(nèi)部邏輯資源來進行設(shè)計，但這樣做往往使得傳輸?shù)臅r鐘的最高頻率受FPGA內(nèi)部資源利用率、布局布線等因素的影響，難以滿足設(shè)計要求，并最終影響整個系統(tǒng)的性能。隨著工藝技術(shù)的不斷進步與市場需求的日益增加，超大規(guī)模、高速、低功耗的新型FPGA不斷推出，給高速電路的設(shè)計帶來了極大的方便。賽靈思(Xilinx)公司在其新的面向低端的partan-6系列產(chǎn)品中集成了輸入串并轉(zhuǎn)換器(ISEKDES)和輸出并串轉(zhuǎn)換器(OSERDES)，能夠提供高速的IO處理能力，不受FPGA內(nèi)部資源的限制，不占用系統(tǒng)邏輯資源。 

3、0;  本文以兩片XC6SLX150之間以16路高速數(shù)據(jù)通信為例，介紹了SERDES(串化器解串器)的工作原理與具體應(yīng)用。其中每片F(xiàn)PGA需要接收并發(fā)送高速的16路串行數(shù)據(jù)并在接收時將其轉(zhuǎn)換為128位并行數(shù)據(jù)做其它處理，為了實現(xiàn)高速串行傳輸，同時又不占用芯片內(nèi)部的邏輯資源，我們用Xilinx的SERDES源語方便、快速地實現(xiàn)了該設(shè)計。1 Spartan-6簡介    Xilinx目標設(shè)計平臺的芯片基礎(chǔ)融合了行業(yè)領(lǐng)先的工藝，可編程的邏輯技術(shù)和收發(fā)器功能以及用于高級存儲支持的控制器，從而可以為成本敏感應(yīng)用提供高性能的FPGA。高級功耗管理技術(shù)的創(chuàng)新，結(jié)合以更

4、低的10V電源操作的核心選項，讓新的Spartan-6 FPGA系列比前幾代Spartan系列的功耗降低了65。該公司的partan-6系列正是一款為滿足低成本和低功耗設(shè)計要求而推出的系列產(chǎn)品。    運用第六代Spartan FPGA系列產(chǎn)品，系統(tǒng)開發(fā)人員可以在將系統(tǒng)成本減半，開發(fā)出功耗更低的“更環(huán)?！钡漠a(chǎn)品的同時，達到新的功能要求。Spartan-6 FPGA支持汽車信息娛樂、平板顯示器、多功能打印機、機頂盒、家庭網(wǎng)絡(luò)、視頻監(jiān)控等應(yīng)用，它能對低風(fēng)險、低成本、高性能進行最優(yōu)平衡。    Spartan-6 FPGA系列雙寄存器、六輸

5、入的高效LUT邏輯結(jié)構(gòu)采用了行業(yè)領(lǐng)先的Virtex架構(gòu)，可以跨平臺兼容和提高系統(tǒng)性能。由于增加了Virtex系列的系統(tǒng)級模塊，其中包括DSP slice、高速收發(fā)器以及PCI Express端點模塊，因此實現(xiàn)了比以往更大的系統(tǒng)級集成。Spartan-6 FPGA系列由兩個領(lǐng)域優(yōu)化的子系列組成，該系列所提供的功能組合，可以達到價格敏感的大批量應(yīng)用的嚴苛要求：Spartan-6 LX FPGAs和Sp-artan-6 LXT FPGAs。    Spartan-6 LX FPGAs針對需要絕對最低成本的應(yīng)用而優(yōu)化。該平臺器件支持高達147k邏輯密度、48Mb存儲器、集

6、成存儲控制器、DSP slice以及易用的高性能硬IP，同時采用了創(chuàng)新的基于開放標準的配置。    Spartan-6 LXT FPGAs擴展了LX系列，可提供多達八個3125Gbs GTP收發(fā)器和一個集成的PCI Express模塊，它們都采用了成熟的Vir-tex FPGA系列技術(shù)，可以為串行連接提供業(yè)界風(fēng)險最低、成本最低的解決方案。    本文中采用Spartan-6 LX FPGAs中的XC6SLX150-EG(G)484進行板級驗證測試。該芯片內(nèi)的SelectIOTM接口技術(shù)(多電壓、多標準Selec-tIO模塊組)有如下性

7、能：    ·每個差分IO具有最高1050 Mbs的數(shù)據(jù)傳輸速率    ·可選輸出驅(qū)動，最高每針腳24mA    ·33V到12V IO標準和協(xié)議    ·低成本HSTL和SSTL內(nèi)存接口    ·符合熱插拔標準    ·可調(diào)整IO轉(zhuǎn)換速率，改進信號完整性2 SERDES的結(jié)構(gòu)與工作原理    所有Spartan-6型號的器件的

8、IO Tile都包括兩個IOBs、兩個ILOGICs、兩個OLOGICs和兩個IODELAYs。其中ILOGICs和OLOGICs可以配置為輸入SerDes(ISERDES)或者輸出SerDes(OSERDES)模塊或者其他IO接口。如圖1所示為Spartan-6 FPGA的IO Tile。    每一款該型號的FPGA的輸入輸出模塊(IOB)包含一個4-bit輸入SerDes和一個4-bit輸出SerDes，兩個相鄰的SerDcs模塊(主模塊和從模塊)級聯(lián)在一起可以生成一個8bit IOB，這使得每一個IOB不論在SDR模式下或是在DDR模式下其數(shù)據(jù)的輸入輸出串

9、并轉(zhuǎn)換速率從2：1到8：1都成為可能。21 ISERDES    每一款Spartan-6型號FPGA的IOB的輸入SerDes都可以甩ISERDES2源語來實例化。    ISERDES2是Spartan-6內(nèi)部集成的輸入串并轉(zhuǎn)換器源語，支持單倍數(shù)據(jù)速率(SDR)和雙倍數(shù)據(jù)速率(DDR)兩種模式。這兩種模式均可以進行編程操作，在SDR模式下，可以實現(xiàn)1bit串行數(shù)據(jù)到生成2、3、4bit的并行數(shù)據(jù)的轉(zhuǎn)換；在DDR模式下，可以實現(xiàn)1bit串行數(shù)據(jù)到5、6、7及8bit并行數(shù)據(jù)的轉(zhuǎn)換。當生成數(shù)據(jù)的位寬大于6時，需要采用主從模式將兩個相鄰

10、的ISER2DES2模塊連接在一起。每一個ISERDES2還包括一個由設(shè)計者提供BITSL IP(比特偏移控制)操作的并行數(shù)據(jù)字對齊邏輯。SerDes的串并轉(zhuǎn)換速率之比指的是用于捕捉數(shù)據(jù)的高速IO時鐘和用于處理并行數(shù)據(jù)的低速內(nèi)部邏輯時鐘之比，例如，一個500MHz的單端IO 時鐘接收500MHz的數(shù)據(jù)，ISERDES2的串并轉(zhuǎn)換速率為4：1指的是FPGA采用125MHz時鐘來處理接收的并行數(shù)據(jù)。    ISERDES2的結(jié)構(gòu)如圖2所示。       當兩個ISERDES2級聯(lián)時，其中一個是主模式，一個是從

11、模式，表1顯示了兩個ISERDES2源語級聯(lián)時的數(shù)據(jù)位高低連接方式：22 OSERDES    同樣，每一款Spartan-6型號FPGA的IOB的輸出SerDes都可以用OSERDES2源語來實例化。其結(jié)構(gòu)和源語操作方式以及轉(zhuǎn)換速率比與ISER-DES2源語類似，在SDR模式下，可以實現(xiàn)1bit串行數(shù)據(jù)到生成2、3、4bit的并行數(shù)據(jù)的轉(zhuǎn)換；在差分輸出方式下，可以實現(xiàn)1bit串行數(shù)據(jù)到5、6、7及8bit并行數(shù)據(jù)的轉(zhuǎn)換。下圖為OSERDES2模塊以8：1的轉(zhuǎn)換率配置下差分輸出的級聯(lián)圖。    圖3 OSERDES 8：1差分輸出級聯(lián)

12、拓撲圖    當兩個OSERDES2級聯(lián)時，其中一個是主模式，一個是從模式，表2顯示了兩個OSERDES2源語級聯(lián)時的數(shù)據(jù)位高低連接方式3 Spartan-6的1 6路高速串行傳輸?shù)脑O(shè)計    兩片XC6SLX150 FPGA之間以16路高速數(shù)據(jù)相互通信，其中還需要一路源同步時鐘，一路標志信號用來使能片間數(shù)據(jù)的收發(fā)控制，每片F(xiàn)PGA需要一個400MHz的時鐘輸入作為高速數(shù)據(jù)發(fā)送時鐘。其基本的發(fā)送拓撲圖如下：    接收時鐘直接使用源同步時鐘，發(fā)送時鐘采用輸入到FPGA的400MHz的時鐘。接收的數(shù)據(jù)送到一

13、個128×1024的fifo中，然后進行處理，將數(shù)據(jù)送到發(fā)送模塊，發(fā)送給相連的FPGA中，另一片F(xiàn)PGA做同樣的處理。31 發(fā)送模塊    發(fā)送模塊采用輸入到FPGA的400MHz的時鐘作為發(fā)送時鐘源，首先經(jīng)BUFI02后送入PLL，產(chǎn)生一個800MHz的采樣發(fā)送時鐘和一個100MHz的FPGA內(nèi)部邏輯時鐘，再通過一個BUFPLL驅(qū)動用于后續(xù)的邏輯。發(fā)送時鐘的產(chǎn)生模塊如圖5所示。    產(chǎn)生好發(fā)送時鐘后，將800MHz的發(fā)送時鐘和100MHz的FPGA內(nèi)部邏輯時鐘送到發(fā)送數(shù)據(jù)模塊開始數(shù)據(jù)的發(fā)送。送到所有輸出OSERDES2源

14、語的時鐘和SerDes使能信號可以滿足安全的捕捉FPGA內(nèi)部并行的慢速數(shù)據(jù)到輸出SerDes，這些并行的數(shù)據(jù)然后通過高速的發(fā)送時鐘發(fā)送出去。其中一路的數(shù)據(jù)發(fā)送如圖6，共有16路相同的模塊組成128bit的高速串行數(shù)據(jù)的傳輸，每路數(shù)據(jù)發(fā)送速率為800MHz，則每路的數(shù)據(jù)傳輸速率為8bit×100MHz=800bs，共16路數(shù)據(jù)線，則總的傳輸速率為128Gbs。    源同步時鐘的發(fā)送不能直接將時鐘信號通過OBUFDS類似的源語直接發(fā)送，因為Spartan-6是面向低成本的低端產(chǎn)品，不支持高速信號的處理，所以，發(fā)送時鐘要像發(fā)送數(shù)據(jù)一樣發(fā)送出去，通過發(fā)送一個固

15、定常數(shù)序列“10101010”來完成時鐘的發(fā)送。32 接收模塊    接收模塊的源同步時鐘是上面發(fā)送模塊發(fā)出的400MHz的時鐘，該時鐘根據(jù)需要在PLL內(nèi)部產(chǎn)生一個高速采樣時鐘，通過PLL和BUFFPLL來產(chǎn)生ISERDES2源語所需要的接收時鐘和使能信號。接收源同步時鐘首先經(jīng)過一個延遲單元。然后經(jīng)過一個BUFIO2到PLL，PLL產(chǎn)生一個800MHz的采樣時鐘和一個100MHz的FPGA內(nèi)部邏輯時鐘，再通過一個BUFPLL驅(qū)動用于后續(xù)的邏輯。接收時鐘的產(chǎn)生模塊如圖7所示。它和發(fā)送時鐘不同之處也是在于Spartan-6是面向低成本的低端產(chǎn)品，對于400MHz的時鐘

16、該系列FPGA無法接收，首先要將該時鐘當成數(shù)據(jù)一樣進行接收，收到“10101010”比特串后，作為時鐘信號送給PLL。    產(chǎn)生好接收時鐘后，將800MHz的采樣時鐘和100MHz的FPGA內(nèi)部邏輯時鐘送到接收數(shù)據(jù)模塊開始數(shù)據(jù)的接收。其中一路的接收如圖8，共有16路相同的模塊組成128bit的高速串行數(shù)據(jù)的傳輸，每路數(shù)據(jù)采樣速率為800MHz，內(nèi)部FPGA邏輯時鐘為100MHz，則每路的數(shù)據(jù)傳輸速率為8b-it×100MHz=800bs，共16路數(shù)據(jù)線，則總的傳輸速率為128Gbs。4 實驗結(jié)果分析    在上述的結(jié)構(gòu)中，

17、首先在FPGA1的邏輯中將Rec-FIFO初始化為滿數(shù)據(jù)狀態(tài)，當發(fā)送了數(shù)據(jù)使能信號后，系統(tǒng)就開始自循環(huán)測試，一旦出現(xiàn)錯誤將會置錯誤標記，在驗證板上有狀態(tài)燈指示該狀態(tài)，經(jīng)過實際測試，送到兩片F(xiàn)PGA的時鐘為400MHz，完全滿足在16路高速串行傳輸?shù)膫鬏斔俾蔬_到128Gbs的板級試驗。只是ChipScope不能對管腳的高速信號進行采樣觀察，所以我們在ISE115和ModelSim SE 65的環(huán)境下，仿真可以看到管腳高速信號和FPGA內(nèi)部邏輯之間收發(fā)數(shù)據(jù)的關(guān)系。圖9是發(fā)送數(shù)據(jù)的仿真結(jié)果，圖10是接收數(shù)據(jù)的仿真結(jié)果。其中，所有的輸出是差分輸出，為了便于觀察，一對的差分信號只顯示其中一個。 

18、;   從圖中可以看出，源同步時鐘是400MHz，按照DDR方式傳送數(shù)據(jù)，數(shù)據(jù)的傳輸速率為800MHz，即經(jīng)過PLL后的采樣時鐘(或者高速發(fā)送時鐘)為800MHz，而產(chǎn)生的FPGA內(nèi)部邏輯的時鐘為100MHz，從上兩圖中的波形可以看出，該設(shè)計實現(xiàn)了高速串行傳輸?shù)墓δ?。在FPGA設(shè)計中，輸入輸出管腳的鎖定是重要的一環(huán)，一個合理的管腳分配方案不僅可以降低布線復(fù)雜度，而且可以減少布線的延遲，并有利于PCB板的制作。X-C6SLX150有四個bank，本文中的串行傳輸采用LVDS 25V標準，我們將收發(fā)信號線分別放在不同的bank上，在布線時，為盡量保持同一組差分信號線間的等長，對管腳分配進