1、 FPGA - Field Programmable Gate Array CPLD - Complex Programmable Logic Device 3.1 概概 述述3.2 簡(jiǎn)單簡(jiǎn)單PLD原理原理3.3 CPLD結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理3.4 FPGA結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理3.5 FPGA/CPLD測(cè)試技術(shù)測(cè)試技術(shù)3.6 FPGA/CPLD的編程與配置的編程與配置3.1 3.1 概概 述述輸 入緩沖電路與陣列或陣列輸出緩沖電路輸入輸出圖圖3-1 基本基本PLD器件的原理結(jié)構(gòu)圖器件的原理結(jié)構(gòu)圖3.1.1 可編程邏輯器件的發(fā)展歷程可編程邏輯器件的發(fā)展歷程70年代年代80年代年代

2、90年代年代PROM 和和PLA 器件器件改進(jìn)的改進(jìn)的 PLA 器件器件GAL器件器件FPGA器件器件EPLD 器件器件CPLD器件器件內(nèi)嵌復(fù)雜內(nèi)嵌復(fù)雜功能模塊功能模塊的的SoPCPLA 器件器件PAL 器件器件3.1.2 可編程邏輯器件的分類可編程邏輯器件的分類圖圖3-2 按集成度按集成度(PLD)分類分類 可編程邏輯器件（PLD） 簡(jiǎn)單 PLD 復(fù)雜 PLD PROM PAL PLA GAL CPLD FPGA 3.2 簡(jiǎn)單簡(jiǎn)單PLD原理原理3.2.1 電路符號(hào)表示電路符號(hào)表示圖圖3-3 常用邏輯門(mén)符號(hào)與現(xiàn)有國(guó)標(biāo)符號(hào)的對(duì)照常用邏輯門(mén)符號(hào)與現(xiàn)有國(guó)標(biāo)符號(hào)的對(duì)照3.2.1 電路符號(hào)表示電路符號(hào)表

3、示圖圖3-4PLD的互補(bǔ)緩沖器的互補(bǔ)緩沖器 圖圖3-5 PLD的互補(bǔ)輸入的互補(bǔ)輸入 圖圖3-6 PLD中與陣列表示中與陣列表示圖圖3-7 PLD中或陣列的表示中或陣列的表示 圖圖3-8 陣列線連接表示陣列線連接表示 3.2.2 PROM地 址譯 碼 器存 儲(chǔ) 單 元陣 列0A1A1nA0W1W1pW0F1F1mFnp2圖圖3-9 PROM基本結(jié)構(gòu)：基本結(jié)構(gòu)：0111201110110.AAAWAAAWAAAWnnnn其邏輯函數(shù)是：其邏輯函數(shù)是：3.2.2 PROM圖圖3-10 PROM的邏輯陣列結(jié)構(gòu)的邏輯陣列結(jié)構(gòu)與陣列（不可編程）或陣列（可編程）0A1A1nA0W1W1pW0F1F1mFnp2

4、01,011, 111, 1101 ,011 , 111 , 1100,010, 110, 10WMWMWMFWMWMWMFWMWMWMFmmpmpmpppp邏輯函數(shù)表示：邏輯函數(shù)表示：3.2.2 PROM圖圖3-11 PROM表達(dá)的表達(dá)的PLD圖陣列圖陣列與陣列（固定）或陣列（可編程）0A1A1A1A0A0A1F0F圖圖3-12 用用PROM完成半加器邏輯陣列完成半加器邏輯陣列與 陣 列 （ 固 定 ）或 陣 列（ 可 編 程 ）0A1A1A1A0A0A1F0F3.2.3 PLA圖3-13 PLA邏輯陣列示意圖邏輯陣列示意圖與 陣 列 （ 可 編 程 ）或 陣 列（ 可 編 程 ）0A1A1

5、A1A0A0A1F0F3.2.3 PLA圖圖3-14 PLA與與 PROM的比較的比較0A1A1F0F2A2F0A1A1F0F2A2F3.2.4 PAL0A1A1F0F0A1A1F0F 圖3-15PAL結(jié)構(gòu)：結(jié)構(gòu)：圖圖3-16 PAL的常用表示：的常用表示：3.2.4 PAL11100100R11100100RQQD11100100R11100100RVccSG1SL07SL17SG0SL0619I/O711100100R11100100RQQD11100100R11100100RVccSG1SL06SL16SG1SL0618I/O61CLK/I02I13I2078150 3 4 781211

6、15 1619 2023 2427 2831圖圖3-17 一種一種PAL16V8的部分結(jié)構(gòu)圖的部分結(jié)構(gòu)圖3.2.5 GAL2071 90 34 781 21 11 51 61 92 02 32 42 72 83 11381 51 8O L M CO L M C41 62 31 752 43 11 6O L M CO L M C63 23 91 574 04 71 4O L M CO L M C84 85 51 395 66 31 2O L M CO L M C1 1I / C L KIIIIIIIII / O EI / O / QI / O / QI / O / QI / O / QI / O

7、 / QI / O / QI / O / QI / O / QC L KO E圖圖3-18 GAL16V8的結(jié)構(gòu)圖的結(jié)構(gòu)圖GAL： General Array Logic Device最多有8個(gè)或項(xiàng)，每個(gè)或項(xiàng)最多有32個(gè)與項(xiàng)EPLDErasable Programmable Logic Device3.2.5 GAL邏輯宏單元輸入/輸出口輸入口時(shí)鐘信號(hào)輸入三態(tài)控制可編程與陣列固定或陣列GAL16V83.2.5 GAL圖圖3-19寄存器輸出結(jié)構(gòu)寄存器輸出結(jié)構(gòu)圖圖3-20寄存器模式組合雙向輸出結(jié)構(gòu)寄存器模式組合雙向輸出結(jié)構(gòu)3.2.5 GAL圖圖3-21 組合輸出雙向結(jié)構(gòu)組合輸出雙向結(jié)構(gòu)圖圖3-22

8、 復(fù)合型組合輸出結(jié)構(gòu)復(fù)合型組合輸出結(jié)構(gòu)3.2.5 GAL圖圖3-23 反饋輸入結(jié)構(gòu)反饋輸入結(jié)構(gòu)圖圖3-24輸出反饋結(jié)構(gòu)輸出反饋結(jié)構(gòu)3.2.5 GAL圖圖3-25 簡(jiǎn)單模式輸出結(jié)構(gòu)簡(jiǎn)單模式輸出結(jié)構(gòu)3.3 CPLD結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理圖圖3-26 MAX7000系列的單個(gè)宏單元結(jié)構(gòu)系列的單個(gè)宏單元結(jié)構(gòu)PRNCLRNENA邏輯陣列全局清零共享邏輯擴(kuò)展項(xiàng)清零時(shí)鐘清零選擇寄 存 器旁路并行擴(kuò)展項(xiàng)通往 I/O模塊通往 PIA乘積項(xiàng)選擇矩陣來(lái)自 I/O引腳全局時(shí)鐘QDEN來(lái)自來(lái)自 PIA的的 36個(gè)信號(hào)個(gè)信號(hào)快速輸入選擇快速輸入選擇23.3 CPLD結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理(1) 邏輯陣列塊邏輯

9、陣列塊(LAB)圖圖3-27- MAX7128S的的結(jié)構(gòu)結(jié)構(gòu)3.3 CPLD結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理(2) 宏單元宏單元(3) 擴(kuò)展乘積項(xiàng)擴(kuò)展乘積項(xiàng)圖圖3-28 共享擴(kuò)展乘積共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu)項(xiàng)結(jié)構(gòu) 圖圖3-29 并并聯(lián)擴(kuò)展項(xiàng)饋聯(lián)擴(kuò)展項(xiàng)饋送方式送方式3.3 CPLD結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理(4) 可編程連線陣列可編程連線陣列(5) 不同的不同的LAB通過(guò)在可編程連線陣列通過(guò)在可編程連線陣列(PIA)上布線，以相互連上布線，以相互連接構(gòu)成所需的邏輯。接構(gòu)成所需的邏輯。圖圖3-30 PIA信號(hào)布線到信號(hào)布線到LAB的方式的方式(6)I/O控制塊控制塊圖圖3-31-EPM7128S器器件的件

10、的I/O控制控制塊塊3.4 FPGA結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理3.4.1 查找表查找表0000010100000101161RAM輸入A輸入B輸入C輸入D查找表輸出多路選擇器圖圖3-33 FPGA查找表單元內(nèi)部結(jié)構(gòu)查找表單元內(nèi)部結(jié)構(gòu)查找表LUT輸入1輸入2輸入3輸入4輸出圖圖3-32 FPGA查找查找表單元：表單元：一個(gè)一個(gè)N輸入查找表輸入查找表 (LUT，Look Up Table)可以實(shí)現(xiàn)可以實(shí)現(xiàn)N個(gè)輸入變量的任何邏輯功個(gè)輸入變量的任何邏輯功能，如能，如 N輸入輸入“與與”、 N輸入輸入“異或異或”等。等。輸入多于輸入多于N個(gè)的函數(shù)、方程必須分開(kāi)用幾個(gè)查找表（個(gè)的函數(shù)、方程必須分開(kāi)用幾個(gè)

11、查找表（ LUT）實(shí)現(xiàn)實(shí)現(xiàn)輸出輸出查黑查黑找盒找盒表子表子輸入輸入1輸入輸入2輸入輸入3輸入輸入4什么是查找表什么是查找表?基于查找表的結(jié)構(gòu)模塊基于查找表的結(jié)構(gòu)模塊 0000010100000101輸入 A 輸入 B 輸入C 輸入D 查找表輸出16x1RAM查找表原理查找表原理多路選擇器3.4.2 FLEX10K系列器件系列器件圖圖3-34 FLEX 10K內(nèi)部結(jié)構(gòu)內(nèi)部結(jié)構(gòu).IOCIOCIOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC邏輯單元邏輯單元.IOCIOC.IOCIOCIOCIOC.快速通道互連快速通道互連邏輯陣列塊邏輯陣列塊 (LAB)IOCIOC.連續(xù)布線和分段

12、布線的比較連續(xù)布線連續(xù)布線 = 每次設(shè)計(jì)重復(fù)的可預(yù)測(cè)性和高性能每次設(shè)計(jì)重復(fù)的可預(yù)測(cè)性和高性能連續(xù)布線 ( Altera 基于查找表（LUT）的 FPGA )LABLE.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOCFLEX 10K系列FPGA結(jié)構(gòu)圖.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOCEABEAB嵌入式嵌入式陣列塊陣列塊(1) 邏輯單元邏輯單元LE圖圖3-35 LE(LC)結(jié)構(gòu)圖結(jié)構(gòu)圖數(shù)據(jù)1Lab 控制 3LE 輸出進(jìn)位鏈級(jí)聯(lián)鏈查找表 (LUT)清零和預(yù)置邏輯時(shí)鐘選擇進(jìn)位輸入級(jí)聯(lián)輸入進(jìn)位輸出級(jí)聯(lián)輸出Lab 控制

13、1CLRNDQ數(shù)據(jù)2數(shù)據(jù)3數(shù)據(jù)4Lab 控制 2Lab 控制 4(1) 邏輯單元邏輯單元LE圖圖3-36 進(jìn)位鏈連通進(jìn)位鏈連通LAB中的所有中的所有LE快速加法器快速加法器, 比較器和計(jì)數(shù)器比較器和計(jì)數(shù)器DFF進(jìn)位輸入進(jìn)位輸入(來(lái)自上一個(gè)邏輯單元來(lái)自上一個(gè)邏輯單元)S1LE1查找表查找表LUT進(jìn)位鏈進(jìn)位鏈DFFS2LE2A1B1A2B2進(jìn)位輸出進(jìn)位輸出(到到 LAB中的下一個(gè)邏輯單元中的下一個(gè)邏輯單元)進(jìn)位鏈進(jìn)位鏈查找表查找表LUT(1) 邏輯單元邏輯單元LE圖圖3-37 兩種不同的級(jí)聯(lián)方式兩種不同的級(jí)聯(lián)方式“與與”級(jí)聯(lián)鏈級(jí)聯(lián)鏈“或或”級(jí)聯(lián)鏈級(jí)聯(lián)鏈LUTLUTIN 3.0IN 4.7LUTIN

14、 (4n-1).4(n-1)LUTLUTIN 3.0IN 4.7LUTIN (4n-1).4(n-1)LE1LE2LEnLE1LE2LEn0.6 ns2.4 ns16位地址譯碼速度可達(dá)位地址譯碼速度可達(dá) 2.4 + 0.6x3=4.2 ns(2) 邏輯陣列邏輯陣列LAB是由一系列的相鄰是由一系列的相鄰LE構(gòu)成的構(gòu)成的圖圖3-38-FLEX10K LAB的結(jié)構(gòu)圖的結(jié)構(gòu)圖(3) 快速通道快速通道(FastTrack)(4) I/O單元與專用輸入端口單元與專用輸入端口圖圖3-39 IO單元結(jié)構(gòu)圖單元結(jié)構(gòu)圖z EAB的大小靈活可變z 通過(guò)組合EAB 可以構(gòu)成更大的模塊z 不需要額外的邏輯單元，不引入延

15、遲， EAB 可配置為深度達(dá)2048的存儲(chǔ)器EAB 的字長(zhǎng)是可配置的256x8512x41024x22048x1256x8256x8512x4512x4256x16512x8(5) 嵌入式陣列塊嵌入式陣列塊EAB是在輸入、輸出口上帶有寄存器的是在輸入、輸出口上帶有寄存器的RAM塊，是由一系列的嵌入式塊，是由一系列的嵌入式RAM單元構(gòu)成。單元構(gòu)成。圖圖3-40 用用EAB構(gòu)成不同結(jié)構(gòu)構(gòu)成不同結(jié)構(gòu)的的RAM和和ROM 輸出時(shí)鐘DRAM/ROM256x8512x41024x22048x1DDD寫(xiě)脈沖電路輸出寬度8 , 4 , 2 , 1 數(shù)據(jù)寬度8 , 4 , 2 , 1地址寬度 8,9,10,11

16、 寫(xiě)使能輸入時(shí)鐘EAB 可以用來(lái)實(shí)現(xiàn)乘法器 VS非流水線結(jié)構(gòu)非流水線結(jié)構(gòu),使用使用35個(gè)個(gè) LE,速度為速度為 34 MHz 流水線結(jié)構(gòu)速度為流水線結(jié)構(gòu)速度為100 MHz, EAB8890 MHz用用EAB實(shí)現(xiàn)的流水線乘法器操作速度可達(dá)實(shí)現(xiàn)的流水線乘法器操作速度可達(dá) 90 MHz!實(shí)例實(shí)例: 4x4 乘法器乘法器+(6 LE)+(6 LE)+(7 LE)8LELELELELELELELELELELELELELELELE10,00020,00030,00040,00050,00070,000100,000130,000250,0006,00012,00012,00016,00020,00018

17、,00024,00032,00040,000存儲(chǔ)器容量存儲(chǔ)器容量(單位單位: Bit)典型可用門(mén)典型可用門(mén)EPF10K10/AEPF10K20EPF10K30/AEPF10K40EPF10K5/VEPF10K70EPF10K100/AEPF10K130VEPF10K250A管芯尺寸比較AlteraEPF10K100A相對(duì)管芯尺寸： 1.00.35 工藝4,992個(gè)邏輯單元(LE)12 個(gè)EABXilinxXC4062XL相對(duì)管芯尺寸： 1.910.35 工藝相當(dāng)于4,608個(gè)邏輯單元(LE)*沒(méi)有EABAlteraEPF10K100E相對(duì)管芯尺寸： 0.60.25 工藝4,992個(gè)邏輯單元(L

18、E)12 個(gè)EAB* 1個(gè) CLB 相當(dāng)于 2 兩個(gè)LE工藝改進(jìn)促使供電電壓降低工藝改進(jìn)促使供電電壓降低0 02 24 46 68 8101019921992199319931994199419951995199619961997199719981998199919992000200020012001電壓電壓5.0 V3.3 V2.5 V1.8 V崩潰電壓崩潰電壓供電電壓供電電壓FPGA/CPLD多電壓兼容系統(tǒng)內(nèi)核電壓 3.3V、2.5V或 1.8V 接受 2.5V、3.3V 或者 5.0V 輸入輸 出 電 位標(biāo)準(zhǔn) Vccio資料來(lái)源：美國(guó)Altera公司0%0%20%20%40%40%60%

19、60%80%80%100%100%199219921993199319941994199519951996199619971997199819981999199920002000200120015.0 V3.3 V2.5 V1.8 V初始設(shè)計(jì)百分比初始設(shè)計(jì)百分比FPGA/CPLD不同芯核電壓器件流行趨勢(shì) 4、FPGA/CPLD生產(chǎn)商 ALTERAFPGA： FLEX系列：10K、10A、10KE，EPF10K30E APEX系列：20K、20KE EP20K200E ACEX系列：1K系列 EP1K30、EP1K100 STRATIX系列：EP1系列 EP1S30、EP1S120CPLD： M

20、AX7000/S/A/B系列：EPM7128S MAX9000/A系列FPGA： XC3000系列， XC4000系列， XC5000系列 Virtex系列 SPARTAN系列：XCS10、XCS20、XCS30CPLD： XC9500系列：XC95108、XC95256XILINXLATTICEVANTIS（AMD）ispLSI系列：系列：1K、2K、3K、5K、8K ispLSI1016 、ispLSI2032、 ispLSI1032E、ispLSI3256A MACH系列系列 ispPAC系列：系列： 其他其他PLD公司：公司：ACTEL公司：公司： ACT1/2/3、40MXATMEL

21、公司：公司：ATF1500AS系列、系列、40MXCYPRESS公司公司QUIKLOGIC公司公司 CPLD SO MUCH IC！FPGA CPLD4、FPGA/CPLD生產(chǎn)商 ALTERA FPGA： FLEX系列：10K、10A、10KE，EPF10K30E APEX系列：20K、20KE EP20K200E ACEX系列：1K系列 EP1K30、EP1K100 STRATIX系列：EP1系列 EP1S30、EP1S120 CYCLONE系列：EP1C20 EXCALIBUR系列： CPLD： MAX7000/S/A/B系列：EPM7128S MAX9000/A系列 MAX3000系列3

22、.5 FPGA/CPLD測(cè)試技術(shù)測(cè)試技術(shù)3.5.1 內(nèi)部邏輯測(cè)試內(nèi)部邏輯測(cè)試3.5.2 JTAG邊界掃描測(cè)試邊界掃描測(cè)試圖圖3-41 邊界掃描電路結(jié)構(gòu)邊界掃描電路結(jié)構(gòu)引 腳描 述功 能TDI測(cè)試數(shù)據(jù)輸入(Test Data Input)測(cè)試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿移入。TDO測(cè)試數(shù)據(jù)輸出(Test Data Output)測(cè)試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在 TCK 的下降沿移出。如果數(shù)據(jù)沒(méi)有被移出時(shí)，該引腳處于高阻態(tài)。TMS測(cè)試模式選擇(Test Mode Select)控制信號(hào)輸入引腳，負(fù)責(zé) TAP 控制器的轉(zhuǎn)換。TMS 必須在TCK 的上升沿到來(lái)之前穩(wěn)定。T

23、CK測(cè)試時(shí)鐘輸入(Test Clock Input)時(shí)鐘輸入到BST 電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。TRST測(cè)試復(fù)位輸入(Test Reset Input)低電平有效，異步復(fù)位邊界掃描電路(在IEEE 規(guī)范中，該引腳可選)。3.5.2 JTAG邊界掃描測(cè)試邊界掃描測(cè)試表表3-1 邊界掃描邊界掃描IO引腳功能引腳功能圖圖3-42 邊邊界掃描數(shù)界掃描數(shù)據(jù)移位方據(jù)移位方式式3.5.2 JTAG邊界掃描測(cè)試邊界掃描測(cè)試圖圖3-43 JTAG BST 系統(tǒng)內(nèi)系統(tǒng)內(nèi)部結(jié)構(gòu)部結(jié)構(gòu)圖圖3-44 JTAG BST系統(tǒng)與與系統(tǒng)與與FLEX器件關(guān)聯(lián)結(jié)構(gòu)圖器件關(guān)聯(lián)結(jié)構(gòu)圖圖圖3-45 JTAG BS

24、T選擇命令模式時(shí)序選擇命令模式時(shí)序TAP控制器的命令模式有：控制器的命令模式有：SAMPLEPRELOAD指令模式指令模式EXTEST指令模式指令模式BYPASS指令模式指令模式IDCODE指令模式指令模式USERCODE指令模式指令模式3.6 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述3.6.1 Lattice公司公司CPLD器件系列器件系列1. ispLSI器器件系列件系列ispLSI1000E系列系列ispLSI2000E/2000VL/200VE系列系列ispLSI5000V系列系列ispLSI 8000/8000V系列系列2. ispLSI器件的結(jié)構(gòu)與特點(diǎn)器件的結(jié)構(gòu)與特點(diǎn):采用采用Ultra

25、MOS工藝。工藝。系統(tǒng)可編程功能。系統(tǒng)可編程功能。邊界掃描測(cè)試功能。邊界掃描測(cè)試功能。加密功能。加密功能。短路保護(hù)功能。短路保護(hù)功能。3.6.2 Xilinx公司的公司的FPGA和和CPLD器件系列器件系列1. Virtex E系列系列FPGA2. Spartan器件系列器件系列3. XC9500系列系列CPLD4. Xilinx FPGA配置器件配置器件SPROM5. Xilinx的的IP核核3.6.3 Altera公司公司FPGA和和CPLD器件系列器件系列1. Stratix 系列系列FPGA2. APEX系列系列FPGA3. ACEX系列系列FPGA4. FLEX系列系列FPGA5.

26、MAX系列系列CPLD6. Altera宏功能塊及宏功能塊及IP核核3.6.4 Altera公司的公司的FPGA配置方式與器件系列配置方式與器件系列器 件功能描述封裝形式EPC216956801位，3.3/5V供電20腳PL CC、32 腳 TQFPEPC110464961位，3.3/5V供電8腳PDIP、20腳PLCCEPC1441440 8001位，3.3/5V供電8腳PDIP、20腳PLCCEPC1213212 942位，5V供電8腳PDIP、20腳PLCC、32腳TQFPEPC106465 536位，5V供電8腳PDIP、20腳PLCC、32腳TQFPEPC1064V65 536位，5

27、V供電8腳PDIP、20腳PLCC、32腳TQFP表表3-2 Altera FPGA常用配置器件常用配置器件3.7 CPLD和和FPGA的編程與配置的編程與配置圖圖3-46 10芯下載口芯下載口引腳12345678910PS 模式DCKGNDCONF_DONEVCCnCONFIG-nSTA TUS-DATA0GNDJATG模式TCKGNDTDOVCCTMS-TDIGND表表3-3 圖圖3-46 接口各引腳信號(hào)名稱接口各引腳信號(hào)名稱 FPGA與與CPLD的的配置與編程方案配置與編程方案 CPLD的編程方案的編程方案PC機(jī)JTAG編程端口CPLDPC機(jī)isp編程端口CPLD編程適配電路編程適配電路

28、JTAG編程信號(hào)：TCK、TDO、TMS、TDICPLDisp -IN-SYSTEM-PROGRAMMERBALELATTICE 的isp下載方式 ISPISP功能提高設(shè)計(jì)和應(yīng)用的靈活性功能提高設(shè)計(jì)和應(yīng)用的靈活性n 減少對(duì)器減少對(duì)器件的觸摸件的觸摸和損傷和損傷n 不計(jì)較器不計(jì)較器件的封裝件的封裝形式形式n 允許一般的允許一般的存儲(chǔ)存儲(chǔ)n 樣機(jī)制造方樣機(jī)制造方便便n 支持生產(chǎn)和支持生產(chǎn)和測(cè)試流程中測(cè)試流程中的修改的修改n 允許現(xiàn)場(chǎng)硬允許現(xiàn)場(chǎng)硬件升級(jí)件升級(jí)n 迅速方便地迅速方便地提升功能提升功能未編程前先焊未編程前先焊接安裝接安裝系統(tǒng)內(nèi)編程系統(tǒng)內(nèi)編程-ISP在系統(tǒng)現(xiàn)場(chǎng)重在系統(tǒng)現(xiàn)場(chǎng)重編程修改編程修改

29、此接口既可作編此接口既可作編程下載口，也可作程下載口，也可作JTAG接口接口 ALTERA 的 ByteBlaster（MV）下載接口 FPGA的的配置方案配置方案FPGA的3種常用的 標(biāo)準(zhǔn)下載配置模式1、Passive Serial Mode3、JTAG Mode2、Active Serial Mode FPGA配置配置JTAG配置端口FPGAPS配置端口PC機(jī)配置適配電路配置器件或配置電路AS配置端口專用FLASH配置器件3.7.1 CPLD的的JTAG方式編程方式編程圖圖3-47 CPLD編程下載連接圖編程下載連接圖TCK、TDO、TMS、TDI為為CPLD的的JTAG口口對(duì)CPLD編程

30、圖圖3-48 多多CPLD芯片芯片ISP編程連接方式編程連接方式3.7.1 CPLD的的ISP方式編程方式編程3.7.2 使用使用PC并行口配置并行口配置FPGA圖圖3-49 FLEX10K PS模式配置時(shí)序模式配置時(shí)序 圖圖3-50 多多FPGA芯片配芯片配置電路置電路 FLEX、ACEX、APEX等系列 FPGA器件配置連線圖 注意：1、不要忘了將多片配 置 控制信號(hào)nCE 引 腳接地！2、作為PS配置模式， 不要忘了將配置模式 控制信號(hào)腳MSEL1和 MSEL0都接地！FLEX、ACEX、APEX系列系列FPGA 配置電路配置電路 FPGA Passive Serial Configur

31、ation 被動(dòng)串行配置模式被動(dòng)串行配置模式10針標(biāo)準(zhǔn)配置/下載接口通過(guò)配置電路后與PC機(jī)的并行接口相接對(duì)FPGA配置方案方案1:1:PSPS端口直接配置端口直接配置主系統(tǒng)通用10針標(biāo)準(zhǔn)配置/下載接口目標(biāo)板10針標(biāo)準(zhǔn)配置接口PIN1OTP配置器件配置器件插座插座圖圖3-51 FPGA使用使用EPC配置器件的配置時(shí)序配置器件的配置時(shí)序 3.7.3 用專用配置器件配置用專用配置器件配置FPGA圖圖3-52 FPGA的配置電路原理圖的配置電路原理圖OTP配置器件配置器件：EPC1441、EPC1、EPC1213等等 方案方案2:2:PSPS端口端口OTPOTP專用器件配置專用器件配置缺點(diǎn)缺點(diǎn)：1 1

32、、芯片價(jià)格高。、芯片價(jià)格高。2 2、只能一次編程。、只能一次編程。3 3、可配置的、可配置的FPGAFPGA規(guī)模小，不能用于規(guī)模小，不能用于SOPCSOPC系統(tǒng)配置。系統(tǒng)配置。4 4、無(wú)法用于實(shí)時(shí)多任務(wù)重配置、無(wú)法用于實(shí)時(shí)多任務(wù)重配置 FPGA的OTP配置器件 使用方法選擇Global Project Device項(xiàng) 編譯前選擇配置器件編譯前選擇配置器件注意，被編譯文件的工程名為“DAC”，因此，其配置文件名應(yīng)該為“ DAC . POF ”對(duì)于低芯核電壓FPGA（如EP1K30），需選擇此項(xiàng)，電路中的配置芯片應(yīng)該接3.3V工作電壓。選擇配置芯片的型號(hào)為EPC1PC8選擇PS模式 編編 譯！譯！

33、選擇配置器件生產(chǎn)商 打開(kāi)通用編程器編程窗打開(kāi)通用編程器編程窗選擇器件類型選擇器件型號(hào)器件接插方式進(jìn)入工程文件夾，選擇編程文件選擇編程文件雙擊編程文件后，進(jìn)入“File type”窗，選擇文件類型為“POF”：Programming Output File編程緩沖器中的DAC.POF文件碼注意文件芯片型號(hào)是否對(duì)！打開(kāi)編程窗口編程窗開(kāi)始編程將編程完畢的配置器件插在相應(yīng)的電路系統(tǒng)上3.7.4 用專用配置器件配置用專用配置器件配置FPGA圖圖3-53 EPC2配置配置FPGA的電路原理圖的電路原理圖EPC2可以多次重復(fù)編可以多次重復(fù)編程，且是程，且是isp方式編程方式編程外部上拉電阻1K X 5 DC

34、LK nCSnINIT_CONF OE DATA PC機(jī)FPGAEPC2EPC2配置芯片配置芯片配置電路和JTAG編程端口DCLKCONF_DONEnCONFIGnSTATUSDATA0TCKTMSTDOTDITCKTMSTDOTDI配置配置 編程編程利用利用FLASH結(jié)構(gòu)的結(jié)構(gòu)的EPC2為為FPGA作配置作配置方案方案3:3:PSPS端口端口E E平方專用器件配置平方專用器件配置缺點(diǎn)缺點(diǎn)：1 1、芯片價(jià)格高。、芯片價(jià)格高。2 2、可多次編程次數(shù)少。、可多次編程次數(shù)少。3 3、無(wú)法用于實(shí)時(shí)多任務(wù)重配置、無(wú)法用于實(shí)時(shí)多任務(wù)重配置 FPGA的ispFLASH配置器件 EPC2/4/8/16使用方法

35、如果沒(méi)有使用外部上拉電阻，則必須選擇此項(xiàng)選擇配置器件型號(hào)：EPC2LC20 編編 譯！譯！編程前，首先打開(kāi)編程器窗口然后用鼠標(biāo)雙擊此文件名于是彈出編程文件選擇窗雙擊此編程文件名：DAC .POF這是對(duì)FPGA的配置文件對(duì)EPC2編程文件名編程器件名開(kāi)始編程EPC2器件EPC2的編程口方案方案4:4:ASAS端口端口FLASHFLASH專用器件配置專用器件配置 PC機(jī)Cyclone系列 FPGAEPCSXEPCSX配置芯片配置芯片ByteBlasterII配置電路配置配置 編程編程ASAS配配置端置端口口ByteBlaster(MV)配置電路ByteBlasterII配置電路POFPOF硬件購(gòu)建

36、配硬件購(gòu)建配置文件置文件NiosNios工作軟件工作軟件Nios嵌入式系統(tǒng)缺點(diǎn)缺點(diǎn)：1 1、只適合于、只適合于CycloneCyclone系列器件系列器件2 2、無(wú)法用于實(shí)時(shí)多任務(wù)重配置、無(wú)法用于實(shí)時(shí)多任務(wù)重配置FPGA普通單片機(jī)普通單片機(jī)EPROM或串行E平方ROMPS配置端口DCLKCONF_DONEnCONFIGnSTATUSDATA0方案方案5:5:PSPS端口單片機(jī)軟件方式配置端口單片機(jī)軟件方式配置單片機(jī)I/O端口單片機(jī)軟件配置方案單片機(jī)軟件配置方案缺點(diǎn)缺點(diǎn)：1 1、配置過(guò)程中易受干擾，可靠性低，不能用于可靠性要求高的領(lǐng)域。、配置過(guò)程中易受干擾，可靠性低，不能用于可靠性要求高的領(lǐng)域。

37、2 2、配置速度慢，不能用于反應(yīng)速度要求高的領(lǐng)域。、配置速度慢，不能用于反應(yīng)速度要求高的領(lǐng)域。3 3、可配置的、可配置的FPGAFPGA規(guī)模小，無(wú)法用于大于規(guī)模小，無(wú)法用于大于1010K30K30乃至乃至SOPCSOPC領(lǐng)域的器件配置。領(lǐng)域的器件配置。4 4、電路面積比較大、電路面積比較大5 5、實(shí)驗(yàn)?zāi)Ｊ讲灰?guī)范、實(shí)驗(yàn)?zāi)Ｊ讲灰?guī)范單片機(jī)產(chǎn)生配置時(shí)序、讀取EPROM中的配置數(shù)據(jù)EPROM中放置多個(gè)不同功能的配置文件對(duì)FPGA進(jìn)行配置3.7.4 使用單片機(jī)配置使用單片機(jī)配置FPGA圖圖3-54 MCU用用PPS模式配置模式配置FPGA電路電路圖圖3-55 單片機(jī)使用單片機(jī)使用PPS模式配置時(shí)序模式配置

38、時(shí)序圖圖3-56 用用89C52進(jìn)行配置進(jìn)行配置各種規(guī)模的FPGAASIC/CPLDASIC/CPLD大容量EPROMPS配置端口DCLKCONF_DONEnCONFIGnSTATUSDATA0方案方案6:6:PSPS端口端口ASIC/CPLDASIC/CPLD硬件高速配置方案硬件高速配置方案I/O端口缺點(diǎn)缺點(diǎn)：1 1、電路面積比較大、電路面積比較大PC機(jī)選擇機(jī)選擇JTAG下載模式下載模式掉電配置選擇掉電配置選擇PS下載模式下載模式掉電保護(hù)配置復(fù)位掉電保護(hù)配置復(fù)位40MHz配置時(shí)鐘源配置時(shí)鐘源掉電保護(hù)配置器件掉電保護(hù)配置器件配置文件配置文件ROM配置成功指示配置成功指示FPGA的配置和重配置的配置和重配置 （RECONFIGURATION）PC機(jī)FPGA應(yīng)用電路系統(tǒng)應(yīng)用電路系統(tǒng)CPU/CPLDCPU/CPLD 大容量大容量ROM/EPROM/ROM/EPROM/FLASHF