1、EDA數(shù)字頻次計設計報告解讀EDA數(shù)字頻次計設計報告解讀17/17EDA數(shù)字頻次計設計報告解讀考試序號：11數(shù)字頻次計設計說明書學生姓名：劉慧學號：專業(yè)班級：電子12-1BF報告提交日期：湖南理工學院物電學院目錄一、序言2二、設計內(nèi)容2三、設計方案3、輸入模塊3、控制信號發(fā)生器模塊6、分頻計的設計7、譯碼模塊105、動向掃描電路116、七段數(shù)碼管驅(qū)動電路的VHDL設計117、譯碼電路的設計13四、頻次計丈量頻次的頂層設計和仿真14五、下載與測試15六、結(jié)束語161一、序言（1）背景介紹頻次計是電子技術(shù)中常用到的一種電子丈量儀器，我們過去用的頻次計多數(shù)是采納單元電路或單片機技術(shù)設計的，采納傳統(tǒng)的

2、手工設計發(fā)展而來的自底向上的設計方法。本設計采納自頂向下的設計方法.整個設計是從系統(tǒng)頂層開始的，聯(lián)合模擬手段，能夠從一開始就掌握所實現(xiàn)系統(tǒng)的性能情況，聯(lián)合應用領(lǐng)域的詳細要求，在此時就調(diào)整設計方案，進行性能優(yōu)化或折衷棄取。跟著設計層次向下進行，系統(tǒng)性能參數(shù)將獲得進一步的細化與確認，隨時能夠依據(jù)需要加以調(diào)整，進而保證了設計結(jié)果的正確性，縮短了設計周期，設計規(guī)模越大，這類設計方法的優(yōu)勢越明采納VDHL編程設計實現(xiàn)的數(shù)字頻次計，除被測信號的整形部分、鍵輸入部分和數(shù)碼顯示部分之外，其他所有在一片F(xiàn)PGA芯片上實現(xiàn)，整個系統(tǒng)非常精簡，并且擁有靈巧的現(xiàn)場可改正性。在不改正硬件電路的基礎上，對系統(tǒng)進行各樣改良

3、還能夠進一步提升系統(tǒng)的性能。該數(shù)字頻次計擁有高速、精準、靠譜、抗攪亂性強和現(xiàn)場可編程等長處。數(shù)字頻次計分類國際上數(shù)字頻次計的分類很多。按功能分類，因計數(shù)式頻次計的丈量功能很多，用途很廣。因此依據(jù)儀器擁有的功能，電子計數(shù)器有通用和專用之分。(1)通用型計數(shù)器：是一種擁有多種丈量功能、多種用途的全能計數(shù)器。它可丈量頻次、周期、多周期均勻值、時間間隔、累加計數(shù)、計時等；若配上相應插件，就可測相位、電壓、電流、功率、電阻等電量；配上適合的傳感器，還可進行長度、重量、壓力、溫度、速度等非電量的丈量。(2)專用計數(shù)器：指專門用來丈量某種單調(diào)功能的計數(shù)器。如頻次計數(shù)器，只好專門用來丈量高頻和微波頻次；時間計

4、數(shù)器，是以丈量時間為基礎的計數(shù)器，其測時分辨力和正確度很高，可達ns數(shù)目級；特種計數(shù)器，它擁有特種功能，如可逆計數(shù)器、予置計數(shù)器、差值計數(shù)器、倒數(shù)計數(shù)器等，用于工業(yè)和白控技術(shù)等方面。數(shù)字頻次計按頻段分類(1)低速計數(shù)器：最高計數(shù)頻次10MHz；(2)中速計數(shù)器：最高計數(shù)頻率10100MHz；(3)高速計數(shù)器：最高計數(shù)頻次100MHz；(4)微波頻次計數(shù)器：測頻范圍180GHz或更高。二、設計內(nèi)容1）設計題目采納測頻法設計一個4位十進制數(shù)字顯示的數(shù)字頻次計。設計要求系統(tǒng)包含輸入模塊，F(xiàn)PGA模塊，顯示模塊。輸入模塊包含基準時鐘，復位信號和被測信號。FPGA模塊是系統(tǒng)的核心部分，其包含分頻、7位十

5、進制計數(shù)器、數(shù)據(jù)辦理和動向譯碼。分頻部分的作用是對基準時鐘進行分頻，獲得一個閘門信號，作為7位十進制計數(shù)器的使能信號。數(shù)據(jù)辦理部分作用：取7位十進制計數(shù)器的有效高4位數(shù)據(jù)，送入動向顯示譯碼部分進行顯示譯碼。測頻法的丈量原理在確立的閘門時間Tw內(nèi)，記錄被測信號的變化周期數(shù)（或脈沖個數(shù)）Nx，則被測信號的頻次為：fx=Nx/Tw。這類方法的計數(shù)值會產(chǎn)生1個字偏差，測試精度與計數(shù)器中記錄的數(shù)值Nx有關(guān)。2頻次計丈量頻次的原理圖以下：量程自動切換模塊被測信號脈沖使能形成分頻譯碼顯示模模塊模塊計數(shù)塊模塊基準信號控制清零鎖存模塊三、設計方案1、輸入模塊（1）4位十進制計數(shù)器模塊位十進制計數(shù)器模塊包含4個級

6、聯(lián)十進制計數(shù)器，用來對施加到時鐘脈沖輸入端的待測信號產(chǎn)生的脈沖入行計數(shù)，十進制計數(shù)器擁有集束使能、清零控制和進位擴展輸出的功能。使能信號和清零信號由閘門控制模塊的控制信號發(fā)生器所產(chǎn)生來對4個級聯(lián)十進制計數(shù)器周期性的計數(shù)進行控制。十進制計數(shù)器的程序以下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityjishu10isport(clk,rst,en:instd_logic;cq:outstd_logic_vector(3downto0);cout:outstd_logic);3endjishu

7、10;architecturebehavofjishu10isbeginprocess(clk,rst,en)variablecqi:std_logic_vector(3downto0);beginifrst=1thencqi:=(others=0);elsifclkeventandclk=1thenifen=1thenifcqi0);endif;endif;endif;ifcqi=9thencout=1;elsecout=0;endif;cq=cqi;endprocess;endbehav;在源程序中COUT是計數(shù)器進位輸出；CQ3.0是計數(shù)器的狀態(tài)輸出；CLK是向來輸入端；RST是復位控制

8、輸入端，當RST=1時，CQ3.0=0；EN是使能控制輸入端，當EN=1時，計數(shù)器計數(shù)，當EN=0時，計數(shù)器保持狀態(tài)不變。編譯成功后進行仿真，其仿真波形以下：(2）4位十進制計數(shù)器的頂層設計新建一個原理圖編寫窗，從目前的工程目錄中凋出4個十進制計數(shù)器元件jishu10.sym，并按以以下列圖的4位十進制計數(shù)器的頂層原理圖達成電路連結(jié)。4頻次計電路工作時先要產(chǎn)生一個計數(shù)贊成信號（即閘門信號），閘門信號的寬度為單位時間，如1S。在閘門信號有效時間內(nèi)，對被測信號計數(shù)，即為信號的頻次。該頻次計電路的精度取決于閘門信號T。本設計中采納的基準信號頻次為750khz，為了獲得1s高電平的周期性閘門信號，本設

9、計采納對頻次為750khz基準信號先進行75分頻，再進行3個10分頻，最后進行11分頻，再用非門對分頻出的信號進行取非變換，這樣獲得的門閘信號高電平為1秒鐘。將生成的75進制計數(shù)器、11進制計數(shù)器、10進制計數(shù)器和非門按以下列圖連結(jié)來獲得1S高電平門閘信號。5編譯成功后進行仿真，其仿真波形以下：2、控制信號發(fā)生器模塊該模塊主要依據(jù)輸入高電平的1S閘門信號，產(chǎn)生計數(shù)贊成信號EN，該信號的高電平的連續(xù)時間即計數(shù)贊成時間，與輸入的門閘控制時鐘脈沖周期同樣；產(chǎn)生清零信號RST，在計數(shù)使能前對計數(shù)器先清零；產(chǎn)生儲蓄信號LOAD，在計數(shù)結(jié)束后，利用上漲沿把最新的頻次丈量值保留在顯示存放器中。為了產(chǎn)生清零信

10、號RST，使能信EN和儲蓄信號LOAD。不失一般性，控制信號發(fā)生器用74161組成46分頻計數(shù)器，用一個與非門，一個或非門和一個異或門實現(xiàn)3種譯碼狀態(tài)，與閘門模塊按以下列圖連結(jié)。編譯成功后進行仿真，其仿真波形以下：、分頻模塊的設計（1）四選一數(shù)據(jù)選擇器的程序以下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;7entitysi_xuan_1isport(a,b,c1,c2,c3,c4:instd_logic;y:outstd_logic);endsi_xuan_1;architecturebehavo

11、fsi_xuan_1issignalx:std_logic_vector(1downto0);beginprocess(a,b)beginxyyyynull;endcase;endprocess;endbehav;編譯成功后進行仿真，其仿真波形以以下列圖：8（2）分頻電路的設計將生成的四選一數(shù)據(jù)選擇、74139譯碼器、D觸發(fā)器和3個十進制計數(shù)器按以下列圖連結(jié)。編譯成功后進行仿真，起仿真波形以以下列圖：94、譯碼模塊1）.存放器設計libraryieee;useieee.std_logic_1164.all;entityreg_4isport(load:instd_logic;din:instd

12、_logic_vector(3downto0);dout:outstd_logic_vector(3downto0);endreg_4;architecturebehavofreg_4isbeginproceeginifloadeventandload=1thendoutled7sled7sled7sled7sled7sled7sled7sled7sled7sled7snull;endcase;endprocess;endone;程序中，A3.0是09的BCD碼輸入；LED7S為動向掃描后的驅(qū)動顯示管電生成元件涂以下：127、譯碼電路的設計將存放器、動向掃描電路和驅(qū)動電路按以下列圖連結(jié)。編譯通

13、事后，對該電路進行仿真，其波形以以下列圖：以以下列圖，其電路實現(xiàn)了動向驅(qū)動顯示功能，其波形正確無誤，將其電路生成以下可調(diào)用元件圖：13四、頻次計丈量頻次的頂層設計和仿真頻次計主體電路頂層原理圖設計在成功達成基層單元電路模塊設計仿真后，可依據(jù)第3章的測頻原理圖，把上邊的各個模塊依據(jù)以下列圖連結(jié)起來。對上邊的測頻總電路圖進行仿真，其波形圖以以下列圖。14五、下載與測試1、編譯程序設計好后進行編譯保留。2、管腳配置編譯好后對其輸入輸出信號進行管腳配置。3、編程下載和測試3.1編程下載在EDA實驗箱上依據(jù)管腳配置進行連線，此后下載到EDA實驗箱上。3.2測試頻次測試把下載到EDA實驗箱上的頻次計對EDA實驗箱上的基準頻次進行測試，比較測得的頻次和實質(zhì)頻次，看設計的程序能否正確。15周期測試把下載到EDA實驗箱上的頻次計對EDA實驗箱上的基準頻次進行周期測試，計算出其理論周期，比較