1、 南京鐵道職業(yè)技術學院EDA技術及其應用實驗報告實訓課程：EDA技術及其應用實訓項目：基于FPGA的四人搶答器指導老師：于淑萍姓名：張秀梅班級：電子信息1101學號：192012年12月21日星期五基于FPGA的四人搶答器設計、頂層原理圖:、四人搶答器工作原理：功能要求：1、1）有多路搶答，搶答臺數(shù)為4；2）具有搶答器開始后20秒倒計時，20秒倒計時后五人搶答顯示超時，并報警；3）能顯示超前搶答臺號并顯示犯規(guī)報警；2、系統(tǒng)復位后進入搶答狀態(tài)，當有一路搶答按鍵按下，該路搶答信號將其余各路搶答信號封鎖，同時鈴聲響起，直至該路按鍵松下，顯示牌顯示該路搶答臺號。設計說明：人搶答器框圖：四人搶答器框圖系

2、統(tǒng)復位后，反饋信號為高電平，使K1,K2,K3,K4輸入有效，當搶答開始后，在第一個人按鍵后，保持電路輸出低電平，同時送顯示電路，讓其保存按鍵的臺號并輸出，并反饋給搶答臺，使所有搶答臺輸入無效，計時電路停止。當有人在規(guī)定時間無人搶答時，倒計時電路輸出超時信號。當主持人開始未說完時，有人搶先按鍵時將顯示犯規(guī)信號。三、各功能模塊的語言源文件：Cnt20v文件：modulecnt20(stop,start,reset,CLK,q,yellow,green,red);inputstop,start,reset,CLK;定義四個輸入，開始、停止、復位、時鐘output7:0q;/定義輸出outputye

3、llow,green,red;wireyellow,green,red;wire7:0q;定義內(nèi)部連線integertmp1,tmp2,CA;always(posedgeCLK)begin/時序過程if(reset)begintmp1=0;tmp2=2;CA=0;endelseif(stop=0)beginif(start)beginif(tmp1=0)beginif(tmp2=0)beginCA=1;endelsebegintmp2=tmp2-1;tmp1=9;endendelsebegintmp1=tmp1-1;endendendendassignyellow=CA;assignq7:4=

4、tmp2;assignq3:0=tmp1;assigngreen=stop&start;assignred=stop&(start);endmodulefirst文件：modulefirst(reset,a,lockout,firstman);input3:0a;inputreset;/復位輸入output3:0firstman;outputlockout;/輸出結(jié)果reg3:0c;reg3:0firstman;regclk,lock;always(a)beginif(a3|a2|a1|a0=1)beginclk=1b1;endelsebeginclk=1b0;endendalways(pos

5、edgeclkorposedgereset)beginif(reset)beginc=4b0000;lock=1b0;endelseif(lock=0)beginc=a;lock=1b1;endendassignlockout=lock;always(c)begincase(c)4b1000:firstman=4b0100;4b0100:firstman=4b0011;4b0010:firstman=4b0010;4b0001:firstman=4b0001;default:firstman=4b0000;endcaseendendmodule、設計過程出現(xiàn)的問題、解決的辦法及體會：問題：1、

6、在進行first仿真設置時間時設置不了；2、在進行20進制編譯時未找到文件；3、在對頂層原理圖下載編譯時下載錯誤。解決方法：1、時間設置不了是因為在時間設置中未設置適當?shù)臅r間，在edit中獎時間設置好后便可進行仿真；2、編譯找不到文件因為文件為另存在指定位置，另存到指定文件中；3、下載出現(xiàn)錯誤是因為連接出現(xiàn)問題，檢查線路重新連接。實訓體會：又到了寫體會的時間，怎么說呢這次比上一個項目做的順心，畢竟第二次做，有些該注意的地方也充分注意到了，但不可避免的在設計中會出現(xiàn)錯誤，吸取上次的教訓，檢查錯誤一點點查起，遇到問題也淡定了許多，不再手忙腳亂找不到根源，凡事都會有一個熟悉的過程，設計程序也是這樣從熟悉到不熟悉，中間真的是需要一個過程。這次的搶答電路設計我并沒有著急設計，