大連東軟信息學(xué)院本科畢業(yè)設(shè)計（論文）論文題目論文題目：軌到軌輸入型CMOS比較器設(shè)計與實現(xiàn)系所：電子工程系專業(yè)：電子信息工程（集成電路設(shè)計與系統(tǒng)方向）學(xué)生姓名：學(xué)生學(xué)號：指導(dǎo)教師：導(dǎo)師職稱：講師完成日期：2014年4月28日大連東軟信息學(xué)院Dalian大連東軟信息學(xué)院畢業(yè)設(shè)計（論文）摘要IV軌到軌輸入型CMOS比較器設(shè)計與實現(xiàn)摘要隨著電子及通信技術(shù)的發(fā)展，當(dāng)今的數(shù)字-模擬混合集成電路設(shè)計的方向主要趨向于在片上系統(tǒng)?；旌闲盘柶舷到y(tǒng)的主要功能是將模擬電路、數(shù)字電路及存儲器等集成在一塊芯片上。在混合信號片上系統(tǒng)中，有些電路的作用是處理模擬信號的，也有些電路是處理數(shù)字信號的，這就要求兩種信號之間必須能夠通過某些模塊進行轉(zhuǎn)換。因此，模數(shù)轉(zhuǎn)換器(ADC)是SoC芯片中一個重要的組成部分。任意結(jié)構(gòu)的ADC模塊中，比較器都是最重要的組成部分，其性能指標(biāo)直接影響著ADC的整體性能。通常情況下，比較器的性能指標(biāo)主要包括速度、精度、功耗、失調(diào)電壓、工作電壓等。但是，不同結(jié)構(gòu)的ADC，對比較器要求是不同的。本次設(shè)計的是一款軌到軌輸入型電壓比較器，它的最大特點是其輸出電壓不受失調(diào)電壓影響，使得其輸出端電壓保持穩(wěn)定，在A/D轉(zhuǎn)換器等模擬電路及數(shù)?；旌闲盘柤呻娐分?，起著至關(guān)重要的作用。因此，對于比較器電路進行設(shè)計的研究非常有意義。本次設(shè)計采用全定制設(shè)計方法，基于Cadence軟件設(shè)計平臺，使用Cadence軟件進行仿真，采用0.5μmCMOS工藝設(shè)計。本設(shè)計對電路中的器件采用了匹配、對稱和dummy管的設(shè)計方法，使得器件周圍環(huán)境一致，結(jié)構(gòu)更加對稱；為了防止信號干擾，采用四層金屬進行布線；為了有效防止閂鎖效應(yīng)，運用保護環(huán)保護整個電路，提高了比較器電路的可靠性。本設(shè)計對最終的版圖進行DRC和LVS驗證，并通過驗證生成可流片的版圖文件。關(guān)鍵詞：軌到軌，全定制設(shè)計，版圖，匹配大連東軟信息學(xué)院畢業(yè)設(shè)計（論文）AbstractDesignandImplementationoftheRailtoRailInputCMOSComparatorAbstractWiththedevelopmentofelectronicsandcommunicationtechnology,today'sdigital-analoghybridintegratedcircuitdesigninthedirectionofthemaintendtosystemonchip.Mixedsignalsonachipsystem'smainfunctionistointegrateanalogcircuits,digitalcircuitsandstorageonachip.Inmixedsignalsonachipinthesystem,thefunctionofsomecircuitisdealingwithanalogsignals,andsomeisdigitalsignalprocessingcircuit,thisrequirestwosignalsmustbetransformedbysomemodules.Therefore,ADconverter(ADC)isanimportantcomponentintheSoCchip.AnyofthestructureoftheADCmodule,thecomparatoristhemostimportantpartofitsperformancedirectlyaffectstheoverallperformanceoftheADC.Normally,thecomparatorperformanceindicatorsincludespeed,accuracy,power,disturbancevoltageandworkingvoltage,etc.However,differentstructureofADCrequiresdifferentcomparators.Thisdesignisarail-to-railinputvoltagecomparator,itsbiggestcharacteristicoftheoutputvoltageisnotaffectedbydisturbancevoltagetomaketheoutputvoltageofstable,thesignalplaysacrucialroleinA/Dconverteranalogandmixed-signalintegratedcircuit.Therefore,thecomparatorcircuitdesignresearchisverymeaningful.Thisdesignadoptsfullcustomdesignmethod,basedontheCadencesoftwaredesignplatform,usingtheCadencesimulationsoftware,using0.5μmCMOStechnologydesign.Thedesignofcircuitdevicesadoptedmatching,symmetryanddummytube,thedesignmethodofmakingdeviceenvironment,moresymmetricalstructure;Inordertopreventsignalinterference,withfourlayersofmetalwiring;Inordertoeffectivelypreventthelatcheffect,usingthewholecircuitprotectionringprotectiontoimprovethereliabilityofthecomparatorcircuit.ThefinallayoutpassedDRCandLVSverification,andthroughthevalidationgeneratedflowmapfile.Keywords:RailtoRail,FullCustomDesign,Layout,Matching大連東軟信息學(xué)院畢業(yè)設(shè)計（論文）目錄目錄TOC\o"1-3"\u摘要 IAbstract II第1章緒論 11.1課題研究背景與意義 11.1.1背景 11.1.2意義 11.2課題研究內(nèi)容與方法 11.3國內(nèi)外發(fā)展現(xiàn)狀 1第2章軌到軌輸入型電壓比較器基本原理 32.1電壓比較器的基本原理 32.2設(shè)計工具 32.3版圖設(shè)計規(guī)則 42.4多晶硅柵CMOS工藝 52.5論文研究內(nèi)容 7第3章電壓比較器前仿真與版圖設(shè)計方法 93.1比較器電路設(shè)計 93.1.1比較器電路 93.1.2電路前仿真波形圖 93.2全定制設(shè)計 103.3半定制設(shè)計 113.4器件的匹配規(guī)則 11第4章版圖設(shè)計 144.1版圖布局布線 144.2比較器版圖 164.3版圖模塊詳細(xì)介紹 164.4保護環(huán) 214.5金屬布線 21第5章版圖驗證 235.1DRC驗證 235.2LVS驗證 24第6章結(jié)論 25參考文獻(xiàn) 26致謝 27大連東軟信息學(xué)院畢業(yè)設(shè)計（論文）-第1章緒論課題研究背景與意義隨著集成電路技術(shù)的不斷發(fā)展和特征尺寸的持續(xù)減小，數(shù)字集成電路已經(jīng)基本能夠同時達(dá)到高速和低功耗，使用數(shù)字電路處理模擬信號的方法也變得更加普遍。數(shù)字電子計算機處理和發(fā)送的數(shù)字信號都是斷斷續(xù)續(xù)的，但是現(xiàn)實中的信號大部分都是連續(xù)變化的模擬量。模擬量通過傳感器轉(zhuǎn)換成為電信號的模擬信號后，需要通過模/數(shù)（A/D）轉(zhuǎn)換器轉(zhuǎn)化成數(shù)字信號才能傳送到數(shù)字系統(tǒng)中進行運算和操作。所以，A/D轉(zhuǎn)換器把模擬信號轉(zhuǎn)換成數(shù)字信號輸出，是實現(xiàn)模擬信號通向數(shù)字信號的橋梁，是電子技術(shù)發(fā)展的關(guān)鍵所在。1.1.1背景集成電路版圖設(shè)計是連接集成電路工藝的橋梁，它在集成電路發(fā)展過程中起著重要作用。隨著特征尺寸的不斷減小，使得在版圖設(shè)計中需要考慮的問題越來越多，對版圖設(shè)計人員的要求也越來越高。1.1.2意義研究本課題從基礎(chǔ)入手，一方面是電路和版圖理論知識的學(xué)習(xí)，另一方面是EDA工具的應(yīng)用實踐，理論與實踐相結(jié)合能夠幫助我輕松了解IC后端設(shè)計的全過程，熟練運用Cadence工具進行版圖設(shè)計和驗證以及掌握版圖設(shè)計的基本方法和技巧。這將對所學(xué)知識的鞏固和今后從事相關(guān)工作有很大幫助。1.2課題研究內(nèi)容與方法當(dāng)前A/D轉(zhuǎn)換器的主流正在朝著高速、高分辨率以及低功耗的方向發(fā)展。比較器是所有A/D轉(zhuǎn)換器的關(guān)鍵模塊，其速度、功耗和噪聲等關(guān)鍵性能對整個模數(shù)轉(zhuǎn)換器的速度、精度和功耗都有著至關(guān)重要的影響。軌到軌輸入型CMOS比較器是理想狀態(tài)下的設(shè)計理念，使其輸入電壓保持恒定，它采用兩個差分對輸入，一個N溝道另一個P溝道；對其中一個輸入電流求鏡像并與另一個電流相加。1.3國內(nèi)外發(fā)展現(xiàn)狀比較器是所有模數(shù)轉(zhuǎn)換器的關(guān)鍵模塊。其速度、功耗、噪聲、失調(diào)，都會影響模數(shù)轉(zhuǎn)換器的性能。但是傳統(tǒng)比較器的性能一般都不會達(dá)到模數(shù)轉(zhuǎn)換器對速度和功耗的要求，所以需要對傳統(tǒng)比較器的電路性能能進行調(diào)試和改進，以滿足其他模塊功能需求。傳統(tǒng)的預(yù)放大鎖存比較器有較小的傳輸延時和低失調(diào)電壓、低回饋噪聲，但是這些高性能參數(shù)是以高功耗和犧牲芯片面積為代價的；動態(tài)比較器雖然具有速度快、功耗低的優(yōu)點，但是失調(diào)電壓和回饋噪聲比較大，不適合應(yīng)用在高精度模數(shù)轉(zhuǎn)換器中；靜態(tài)比較器雖然有較小的回饋噪聲，但是功耗大，計算速度慢，不適用于高速模數(shù)轉(zhuǎn)換器。對于比較器的分析，綜合國內(nèi)外模數(shù)轉(zhuǎn)換器發(fā)展的情況來看，其發(fā)展趨勢是低功耗，速度快。比較器的結(jié)構(gòu)一般分為全差分、可再生式、多級放大的級聯(lián)形式。比較器前面一般放置一個預(yù)放大器，用來減小回饋噪聲。用采樣電容來降低失調(diào)電壓產(chǎn)生的誤差，不過采樣電容要盡量小，以提高電路帶寬，而且采樣電容的下極板應(yīng)連到管子?xùn)艠O，上極板連到驅(qū)動源。2006年9月，ADI（AnalogDeviceIncorporation）推出ADCMP60x系列滿電源擺幅的比較器，適用于高速，低功耗，R-R擺幅和高精密度電路的應(yīng)用。該系列比較器可提供多種可編程延遲，從1ns到35ns（隨機抖動小到2.5psRMS有效值）。ADCMP60x比較器可提供電源在2.5V-5.5V范圍內(nèi)完全達(dá)到規(guī)定的R-R性能指標(biāo)。相對于前一代快速R-R比較器在低于2.7V的工作電壓時會出現(xiàn)死區(qū)的情況，該系列的比較器在低電壓電路中非常具有優(yōu)勢。大連東軟信息學(xué)院畢業(yè)設(shè)計（論文）第2章軌到軌輸入型電壓比較器基本原理電壓比較器在電路結(jié)構(gòu)、性能要求等方面與運算放大器大致相同，而且符號表示方法也與運算放大器完全一致，有同相和反相兩個輸入端，一個輸出端。電壓比較器的功能是比較兩個模擬量的大小，同時在輸出端輸出高電平或低電平。理想的電壓比較器，其特性可表示為：當(dāng)同相端輸入電壓大于反相端輸入端電壓，輸出高電平；而當(dāng)反相端輸入電壓大于同相端輸入電壓，輸出低電平。2.1電壓比較器的基本原理電壓比較器的輸出端無論輸出低電平，還是輸出高電平，都需要一定的時間(由電壓比較器的瞬態(tài)響應(yīng)決定)，因為電壓比較器的增益是有限的，并且輸入端存在失調(diào)電壓產(chǎn)生誤差直接影響了電壓比較器的精確度(對輸入電壓判別的精確度)。所以，對于性能好的電壓比較器應(yīng)該具有高開環(huán)增益A和低失調(diào)電壓。普通的運算放大器在開環(huán)狀態(tài)下工作，也可以當(dāng)作電壓比較器來使用。在設(shè)計運放電路時，需要慎重考慮其輸出與輸入之間的線性傳輸特性以及頻率補償?shù)姆€(wěn)定性。因此，運放的響應(yīng)時間和延遲時間一般不會很大，開環(huán)增益也不是很高。所以不能使用運算放大器來代替高速或高靈敏度的電壓比較器，而是根據(jù)具體的功能需求設(shè)計電壓比較器。在設(shè)計電壓比較器時，其直流特性的設(shè)計原理與運算放大器電路基本相同，而頻率特性的設(shè)計與運算放大器電路不同。通常電壓比較器工作在開環(huán)條件下，因此在電路內(nèi)部不需要考慮放大器工作在閉環(huán)條件下的影響。2.2設(shè)計工具在后端設(shè)計中，我們需要一個平臺去進行設(shè)計，那就是Cadence軟件。通過Cadence我們可以將布局布線好的電路設(shè)計到芯片中，然后根據(jù)工藝要求對設(shè)計部分進行驗證。作為流行的EDA設(shè)計工具，Cadence可以完成各種電子設(shè)計，包括ASIC設(shè)計，F(xiàn)PGA設(shè)計和PCB設(shè)計。Cadence軟件中包含一種版圖設(shè)計工具-VirtusoLE和兩種驗證工具：Diva和Dracula。（1）版圖設(shè)計工具Virtuoso-LEVirtuoso-LE定制設(shè)計平臺是一個全面的系統(tǒng)，能夠加速差異化定制芯片的精確設(shè)計。它是通過掩膜板將數(shù)字電路設(shè)計成版圖的人機接口。Cadence

Virtuoso定制設(shè)計平臺提供了極其迅速而保證芯片精確的方式，進行定制模擬、RF和混合信號IC的設(shè)計。主要優(yōu)點：共享數(shù)據(jù)庫上的工藝要求，解決了不同工藝之間的設(shè)計要求；自動化約束管理有利于保持設(shè)計流程內(nèi)以及廣泛分布于設(shè)計鏈內(nèi)的設(shè)計思想；高速全面的模擬系統(tǒng)實現(xiàn)約束精煉；全新的底層編輯器讓設(shè)計團隊可以在芯片實現(xiàn)之前探索多種設(shè)計結(jié)構(gòu)；新的版圖布置技術(shù)和DFM相結(jié)合，提供了盡可能最佳、最具差異化的定制芯片。（2）版圖驗證工具：①DivaDiva是與版圖編輯器完全集成的交互式驗證工具集,它嵌入在Cadence的主體架構(gòu)中，屬于在線驗證工具，在版圖設(shè)計過程中可以任意時刻快速啟動Diva驗證。它有速度快、使用便捷的特性。在運行Diva前，需要提前準(zhǔn)備驗證的規(guī)則文件。②DraculaDracula有計算速度快，功能強大，可以驗證和提取較大電路的特點，一般在提交制版之前都用Dracula來驗證產(chǎn)品檢查設(shè)計錯誤。但驗證過程要更加復(fù)雜。做DRC選擇Diva，完成后進行LVS驗證。本次課題采用基于0.5μmCMOS工藝庫設(shè)計，對比較器電路進行參數(shù)設(shè)計，版圖布局布線，繪畫以及優(yōu)化。2.3

版圖設(shè)計規(guī)則版圖工程師都希望在僅有的硅片上設(shè)計更加緊密的電路。而工藝工程師則希望硅片的成品率更高。設(shè)計規(guī)則是性能和成品率之間最好折衷的體現(xiàn)。規(guī)則越嚴(yán)謹(jǐn)，能夠使用的電路就越多（即成品率越高）；然而，規(guī)則在不斷改善，優(yōu)化，電路的性能，可靠性也在隨之提高，而且這種改進方法可以犧牲成品率作為代價。設(shè)計規(guī)則是集成電路設(shè)計師與工藝工程師之間的橋梁。設(shè)計規(guī)則指的就是向電路工程師和版圖工程師闡述半導(dǎo)體工藝的極限。設(shè)計規(guī)則提供了一組制造各種掩模的指南，這些掩模是形成圖案的工藝過程所必需的。它們包括圖形允許的最小寬度以及在同一層和不同層上圖形之間最小間距的限制與要求。設(shè)計規(guī)則本身并不代表光刻、化學(xué)腐蝕、對準(zhǔn)容差的極限尺寸，它所代表的是工藝極限所能達(dá)到的標(biāo)準(zhǔn)?？紤]器件工作在正常的條件下，根據(jù)現(xiàn)有工藝所能達(dá)到的要求(包括光刻、摻雜、對準(zhǔn)容差等)和成品率要求，給出的相同工藝層和不同工藝層之間幾何圖形尺寸的要求，主要包括最小線寬、層間距、打孔最小尺寸等規(guī)則，以防止掩模圖形的斷裂和一些不良物理效應(yīng)的出現(xiàn)。設(shè)計規(guī)則是電路設(shè)計師與版圖設(shè)計師之間的標(biāo)準(zhǔn)條約，他列出了元件（導(dǎo)體、晶體管、電阻器等）的最小寬度，相鄰器件之間所允許的最小間距，必要的重疊和給定的工藝尺寸。設(shè)計規(guī)則規(guī)定了在掩模板上幾何圖形繪制的基本要求。除了明確指出的不同之處以外，所有的規(guī)則是指相應(yīng)幾何圖形之間的最小間隔。一種設(shè)計規(guī)則是直接用微米數(shù)量級表示最小尺寸。但是即使是最小尺寸相同，不同公司不同工藝流程的設(shè)計規(guī)則都不同，這就使得在不同工藝之間進行設(shè)計的導(dǎo)出導(dǎo)入非常的耗費時間了。制定設(shè)計規(guī)則包括線寬、間距、覆蓋、面積等規(guī)定，他們分別給出最小線寬、最小間距、最小覆蓋、最小面積等數(shù)值。大多數(shù)情況下，各硅片生產(chǎn)廠的設(shè)計規(guī)則是各不相同的。在進行設(shè)計之前，應(yīng)該先了解硅片生產(chǎn)商的設(shè)計規(guī)則，并以他作為整個設(shè)計過程的參考。在設(shè)計高水平的CMOS電路時，這一點尤為重要。本次設(shè)計各MOS管尺寸見表2.1表2.1各器件最小寬長比NMOS管WLPMOS管WLM120um5umM320um5umM220um5umM420um5umM920um1umM520um1umM1020um1umM620.3um1umM1120um1umM720.3um1umM1220um1umM820um1umM1410um2umM1320um1umM161um0.5umM152um0.5umM1820um2umM1720um2umM1920um2umM2020um2um2.4多晶硅柵CMOS工藝在MOS技術(shù)發(fā)展過程中，CMOS逐漸占領(lǐng)主導(dǎo)地位，它最大的特點在于集成度和功耗能夠很好的兼顧。MOS器件溝道長度的縮短是主要性能改善的體現(xiàn)，但溝道長度縮短到3微米左右，不論NMOS還是PMOS，均出現(xiàn)不同程度的短溝效應(yīng)。相應(yīng)的P阱、N阱、雙阱工藝技術(shù)中最能同時優(yōu)化PMOS、NMOS的技術(shù)應(yīng)是雙阱工藝。這是基于一個簡單的事實；MOS管的源漏之間存在寄生的橫向雙極晶體管，它的基區(qū)即為MOS管的溝道區(qū)，在源漏電壓作用下，寄生雙極晶體管漏端基區(qū)一側(cè)耗盡層將穿通到源端，這個現(xiàn)象與寄生雙極管CE間擊穿特性是相同的，在較窄的基區(qū)寬度（相當(dāng)于MOS管的溝道長度）下CE間擊穿電壓是很低的，常規(guī)的2微米PMOS管漏源擊穿電壓只有4~6V。當(dāng)溝道長度縮短后，這個問題變得更加嚴(yán)重，甚至在工作電壓下漏源已經(jīng)擊穿，電路不能工作，克服這個問題有三個基本途徑：（1）提高寄生雙極管的基區(qū)雜質(zhì)濃度，這有幾個好處：它可以在相同的漏源電壓下阻止寄生雙極管的基區(qū)耗盡層擴散，使寄生雙極管基區(qū)寬度不至于下降太多，還可以用較高的的基區(qū)雜質(zhì)濃度來降低其發(fā)射效率，但是這個方法也使得漏結(jié)電場強度更高，造成潛在的問題；（2）漏結(jié)采用輕摻雜漏結(jié)構(gòu)（LDD結(jié)構(gòu)），這樣，可以減弱漏結(jié)電場強度，減少漏結(jié)耗盡層向MOS管源結(jié)擴散；（3）降低漏結(jié)結(jié)深，以減小源漏結(jié)的橫向擴展。雙阱工藝可以方便地調(diào)整CMOS的兩種管子的襯底雜質(zhì)濃度，從而可以改善短溝道CMOS穿通擊穿電壓低的缺點，這是通過提高襯底雜質(zhì)濃度來實現(xiàn)的。這樣的實現(xiàn)會提高MOS管的閾值電壓，我們知道，在器件縮小的趨勢條件下，工作電壓越來越低，MOS管的閾值電壓增高就會占用有限的工作電壓區(qū)間，從而限制電路的功能，工藝上應(yīng)將閾值電壓控制在一個合理的低值，使電路獲得最佳性能。在本次設(shè)計中將采用N阱CMOS工藝，下面介紹一下N阱CMOS工藝流程。（1）生長一層SiO2。

（2）在SiO2上涂光刻膠，光刻N阱摻雜窗口（一次光刻）。

（3）用HF刻蝕窗口處的SiO2，去膠。

（4）在窗口處注入N型雜質(zhì)。

（5）形成N阱，去除硅片上的SiO2。（6）生長一層SiO2，再生長一層Si3N4。光刻場區(qū)（二次光刻），刻蝕場區(qū)的Si3N4，去膠。由于Si3N4和Si之間的應(yīng)力較大，而SiO2與Si和Si3N4之間的應(yīng)力較小，所以用SiO2作為過渡層。

（7）生長場區(qū)SiO2（場氧）。CMOS工藝之所以不像NMOS工藝那樣直接生長場氧，一是因為CMOS工藝比NMOS工藝出現(xiàn)得晚，更先進；二是因為生長場氧時間很長，會消耗很多硅，這樣會使有源區(qū)邊緣產(chǎn)生很高的臺階，給以后臺階覆蓋帶來困難，臺階太高會產(chǎn)生覆蓋死角。

（8）去除Si3N4和有源區(qū)處的SiO2。

（9）重新生長一層薄薄的SiO2（柵氧）。

（10）生長一層多晶硅。

（11）光刻多晶硅柵極（三次光刻）。

（12）刻蝕柵極以外的多晶硅，去膠。

（13）光刻P+離子注入窗口（四次光刻），刻蝕窗口處的SiO2，去膠。在窗口處注入P型雜質(zhì)，形成PMOS的源漏區(qū)和襯底歐姆接觸。生長SiO2。

（14）光刻N+離子注入窗口（五次光刻），刻蝕窗口處的SiO2，去膠。在窗口處注入N型雜質(zhì)，形成NMOS的源漏區(qū)和阱歐姆接觸。

（15）生長一層SiO2。

（16）光刻接觸孔（六次光刻），刻蝕接觸孔處的SiO2，去膠。

（17）生長一層金屬，光刻金屬引線（七次光刻）。

（18）刻蝕引線外的金屬，去膠。

（19）淀積鈍化層。如圖2.1為工藝流程模擬圖。圖2.1工藝流程模擬圖2.5論文研究內(nèi)容本次論文研究的課題是軌到軌輸入型CMOS比較器，它的特點是輸入電壓范圍可以達(dá)到電源電壓，從而將輸入模擬電壓信號與一個基準(zhǔn)電壓相比較的電路。比較器的兩路輸入為模擬信號，輸出則為數(shù)字量，當(dāng)輸入電壓的差值增大或減小時，其輸出保持恒定。對于設(shè)計集成電路而言，這需要許多人多年共同努力，將一個龐大的電路系統(tǒng)根據(jù)功能需求分成若干個模塊，通過設(shè)計人員分工合作，分別設(shè)計各自的模塊，最后拼接完成。本論文在比較器電路設(shè)計完成后進行后端設(shè)計以及相關(guān)的驗證，具體任務(wù)如下：（1）本次設(shè)計采用0.5微米CMOS工藝庫進行設(shè)計，根據(jù)比較器功能需求設(shè)計電路器件最佳尺寸；（2）對電壓比較器電路進行分析，理解電路實現(xiàn)的功能和工作原理；（3）繪制版圖，布局布線；（4）通過DRC設(shè)計規(guī)則檢查、LVS邏輯規(guī)則檢查，生成GDS文件。本文一共分為六章。第一章為緒論部分，主要介紹了比較器的背景，意義，以及我國集成電路產(chǎn)業(yè)的發(fā)展趨勢；第二章介紹比較器的工作原理，特點，制作工藝；第三章介紹了對比較器進行前仿真，介紹版圖設(shè)計方法，分析器件匹配原則；第四章介紹了對比較器電路進行布局與版圖實現(xiàn)；第五章介紹了對版圖設(shè)計完成后進行驗證工作；第六章對論文進行總結(jié)。第3章電壓比較器前仿真與版圖設(shè)計方法3.1比較器電路設(shè)計3.1.1比較器電路如圖3.1所示為比較器電路圖。圖3.1比較器電路圖這個電路是由M17、M18、M20和一個20uA的參考電流源組成的電流鏡偏置電路，為后續(xù)電路提供偏置電流，該電路是基于對基準(zhǔn)電流的“復(fù)制”，其前提是已經(jīng)存在一個精確的電流源可供利用。前置放大器用來放大輸入信號，以便他可以更容易的驅(qū)動后面的差分對電路和減小預(yù)輸入偏移量的影響。M9和M10、M11和M12組成兩個差分對，M5、M6、M7、M8組成的電路使用中立化技術(shù)，他與兩個差分對的節(jié)點相連接，當(dāng)比較器的前端電路呈現(xiàn)非零阻抗，在差分對節(jié)點由于電壓值的不同它給差分對的Cgd寄生電容進行充電。當(dāng)這個電壓在差分對的漏極相輔相成時中立化技術(shù)開始工作。這個部分組成了電路的第一級運放。M13、M14組成了電路的第二級運放，M15、M16為一個反相器，當(dāng)輸入信號正半周期電壓高于反相端的門限電壓Um時，輸出電壓Uo翻轉(zhuǎn)到電源電壓的正極，當(dāng)輸入信號正半周期回落到低于同相端的門限電壓Um時，輸出電壓Uo翻轉(zhuǎn)到電源電壓的負(fù)極。3.1.2電路前仿真波形圖根據(jù)比較器電路，前仿真波形圖如圖3.2所示。圖3.2前仿真波形圖3.2全定制設(shè)計全定制設(shè)計是一種以人工設(shè)計為主，計算機作為制圖與驗證的輔助工具的設(shè)計方法。通過設(shè)計得到版圖的每一部分，設(shè)計師都會進行反復(fù)的比較、權(quán)衡、調(diào)整、修改；對元器件，要有最佳尺寸；對外圍結(jié)構(gòu)，要有最合理的布局；對連線要尋找到最短路徑。這樣精益求精，不斷完善，才有可能將每個器件在芯片內(nèi)部連接的更加緊湊，合理。當(dāng)然，在獲得最佳芯片性能的同時，也要獲得芯片最小面積從而大大降低每塊電路的生產(chǎn)成本，以低價位占領(lǐng)市場。目前，不管是量產(chǎn)的通用集成電路還是最底層的單元器件(如標(biāo)準(zhǔn)單元法中的庫單元、門陣列法中的宏單元)，都會從成本、性能、面積和技術(shù)等方面去考慮采用全定制設(shè)計方法。然而，對于大規(guī)模、超大規(guī)模集成電路而言，全定制的設(shè)計方法是一種很神奇的設(shè)計方法。但是，這是需要許多人共同的努力才能實現(xiàn)的，根據(jù)功能需求將一個龐大的電路系統(tǒng)分成若干個模塊，通過具有豐富設(shè)計經(jīng)驗的工程師通力合作，每個人負(fù)責(zé)一個或多個模塊，最后拼接完成，以實現(xiàn)電路功能的完整性。即便是每個人負(fù)責(zé)的子模塊電路，也要充分利用電路的規(guī)則性和重復(fù)性進行設(shè)計。全定制設(shè)計的方法，要求CAD系統(tǒng)提供完整的檢查和驗證功能。因為在版圖設(shè)計中有些錯誤是不可避免的，需要通過自動的CAD工具發(fā)現(xiàn)并加以改正。這些工具包括設(shè)計規(guī)則檢查(DRC)、電連接性檢查(ERC)、版圖與原理圖一致性檢查(LVS)等等。3.3半定制設(shè)計半定制設(shè)計方法又分成基于標(biāo)準(zhǔn)單元的設(shè)計方法和基于門陣列的設(shè)計方法?；跇?biāo)準(zhǔn)單元的設(shè)計方法是：將預(yù)先設(shè)計好的標(biāo)準(zhǔn)單元的存放在數(shù)據(jù)庫中，如與門，或門，多路開關(guān)，觸發(fā)器等，通過調(diào)用數(shù)據(jù)庫里的門電路，通過組合邏輯來實現(xiàn)各種功能，這樣的電路叫ASIC?；跇?biāo)準(zhǔn)單元的ASIC又稱為CBIC（CellbasedIC）?；陂T陣列的設(shè)計方法是把預(yù)先設(shè)計好的的具有晶體管陣列的基片或母片上通過掩模互連的方法來實現(xiàn)專用集成電路設(shè)計。半定制主要適合于開發(fā)周期短，低開發(fā)成本、投資、風(fēng)險小的小批量數(shù)字電路設(shè)計。3.4器件的匹配規(guī)則在模擬集成電路中有很多器件需要有很好的對稱性，即匹配（Match）。例如，差分電路就是一種需要高度匹配的電路，如果失配，則會產(chǎn)生輸入?yún)⒖茧妷菏д{(diào)，減小共模抑制比以及影響其他指標(biāo)，從而降低整個電路的性能。簡單的講，如果兩個器件周圍的環(huán)境是一致的，就可以說它們是匹配的。

需要Match的器件：電流鏡（包括MOS和電阻），差分對，電壓/電流基準(zhǔn),用于分壓的電阻（AD/DA），用于電流比例設(shè)定的電阻，用于運放加/減比例設(shè)置的電阻等。

匹配是模擬電路版圖設(shè)計中重要的技巧之一，通常采用的匹配規(guī)則如下：

（1）把匹配器件相互靠近放置，這樣襯底材料的均勻性、掩模版的質(zhì)量及芯片加工對它們的影響都可認(rèn)為是相同的。（2）保持器件方向一致性

如圖3.3a所示差分對管，如果這兩個MOS管按照圖3.3b沿不同方向排列，由于在光刻及硅片加工的許多步驟中沿不同方向制作出來的管子特性不一樣，就會出現(xiàn)很大失配。所以圖3.3c和3.3d的方案更加合理。然而這兩種方案選擇哪一種是由“柵陰影”的細(xì)微效應(yīng)決定的。為了避免離子注入工藝溝道效應(yīng)，在進行源/漏區(qū)離子注入時一般把注入方向傾斜7°左右。這樣?xùn)啪蜁踝∫徊糠蛛x子，形成陰影區(qū)。圖3.3c，它們不會因為陰影而導(dǎo)致不對稱，結(jié)構(gòu)比3.3d更好些。圖3.3差分對版圖（3）器件分段連接，每段尺寸大小相同，選擇中等值為一段。

例如，2個電阻要求匹配，阻值分別為2K、8K，則把2k的電阻設(shè)計成兩個4k電阻并聯(lián)，8k電阻設(shè)計成兩個4k電阻串聯(lián)。又如電流鏡要求MOS管1：2的效果，就用兩個完全相同的MOS管并聯(lián)來代替單獨一個寬長比為2倍的MOS管。

（4）增加虛擬器件（Dummy）

在要求高度匹配的情況下，為使器件周圍的環(huán)境完全相同可以加一些虛擬器件。如果器件周圍環(huán)境不同，會使工藝中的刻蝕率不同，比如：線間距變寬，刻蝕率就會變大，刻蝕的就快?？涛g的快慢會影響導(dǎo)線電阻等電學(xué)參數(shù)。尺寸較大的管子被拆成小管子并聯(lián)時，要在兩端的小管的柵旁加上dummygate，這樣可以保證比較精確的電流匹配。而且這種dummygate的寬度可以比實際的柵寬小。各個小管子的gate最好用metal聯(lián)起來，如果用poly連會引起刻蝕率的偏差。如圖3.4。圖3.4增加Dummy管如果只有M1、M2管，則M1漏區(qū)的左邊是場區(qū)，

M2漏區(qū)的左邊是M1管，而M1源區(qū)的右邊是M2管，M2源區(qū)的右邊是場區(qū)，M1和M2左右環(huán)境不同。如果加上Dummy管，M1和M2左右的環(huán)境就一致了。（5）共質(zhì)心

如圖3.5的差分對管中，為使輸入失調(diào)電壓較小，這兩個晶體管的寬度都比較大，但沿X軸方向的梯度會引起失配。圖3.5離子濃度梯度對差分對管的影響為了減小這種由離子濃度梯度引起的失配，可以采用“共質(zhì)心”的布局方法。如圖3.6所示。

圖3.6共質(zhì)心版圖（6）器件采用指狀交叉布線方式線性梯度效應(yīng)也可像圖3.7所示的辦法，通過“一維”交叉耦合得到抑制。圖3.7一維交叉耦合設(shè)計差分管時，需要高精度的匹配，保持它們周邊的環(huán)境一致，并加上保護環(huán)，減小外界對它的干擾，那樣才能保證良好的電路性能，一般情況下，差分管的輸入信號最好不要與輸出信號交叉。因為輸出信號可能干擾輸入信號，進而影響輸出信號的精度。電流鏡相對差分管而言，匹配要求不需要那么嚴(yán)格。在設(shè)計版圖時，一般是在方便連線的基礎(chǔ)上去匹配管子，較常用的匹配方式為AABB。大連東軟信息學(xué)院畢業(yè)設(shè)計（論文）第4章版圖設(shè)計集成電路設(shè)計分為正向設(shè)計和逆向設(shè)計，在本次設(shè)計中我們所采用的是正向設(shè)計。正向設(shè)計是從電路指標(biāo)、功能需求出發(fā)，進行邏輯設(shè)計，再由流程圖進行電路設(shè)計，最后根據(jù)電路圖進行版圖設(shè)計，同時還要進行工藝設(shè)計。逆向設(shè)計又稱解剖分析，其目的在于模仿，這樣做就可以省去設(shè)計、仿真等繁瑣的程序直接得到自己想要的功能電路。無論是正向設(shè)計還是逆向設(shè)計，都是根據(jù)產(chǎn)品進行電路設(shè)計與邏輯設(shè)計，以后的操作過程都是相同的，都是進行版圖設(shè)計。版圖是集成電路設(shè)計的最后階段產(chǎn)物。版圖設(shè)計就是按照原理圖的要求和一定的工藝參數(shù)，設(shè)計出元件的幾何圖形并根據(jù)設(shè)計要求依次排列出來并進行連線，以設(shè)計出供IC制造工藝中使用的光刻掩模板的幾何圖形，稱為版圖。版圖設(shè)計一般包括：模塊劃分、模塊布局布線、器件的布局與連線、模塊間的連線以及I/O接口的位置與連線。4.1版圖布局布線布局就是將各個器件按照設(shè)計規(guī)則合理的放在一個芯片里，在保證所有器件導(dǎo)線都能導(dǎo)通的前提下，使電路占用芯片的面積最小。布局的第一步就是考慮各個器件的連線應(yīng)該是最短距離，如果布局上有沖突，應(yīng)該按照規(guī)則要求，綜合考慮選擇最佳方案進行設(shè)計，其次，應(yīng)該考慮I/O端口的位置，應(yīng)該選擇放在芯片的邊緣位置，這樣輸入端、輸出端的接口連線就不會影響到其他器件之間連線。還要考慮熱場對工作期間的影響，注意電路溫度分布是否合理。當(dāng)然，這是需要經(jīng)過多次的優(yōu)化，才能得出最滿意的結(jié)果。在布局布線中我們應(yīng)該注意：（1）單元匹配恰當(dāng)①芯片面積降低10%，管芯成品率/圓片就可以提高1520%。②多采用并聯(lián)方式，如或非門，少用串聯(lián)形式，如與非門。③跨導(dǎo)大的MOS管采用梳形或馬蹄狀，跨導(dǎo)小的MOS管采用條狀圖形，使圖形盡可能的排列整齊。（2）布線合理①布線面積一般為電路元器件總面積的幾倍，在多層金屬布線中尤為明顯。②多晶硅互連通常為垂直方向，金屬連線為水平方向，電源地線連接一般采用第一層金屬線，與其他金屬線平行。③較長連線選用金屬線連接。④多晶硅穿過Al線時，長度盡量要短，以降低寄生電容。（3）CMOS電路版圖設(shè)計對布線和接觸孔的特殊要求①為抑制Latchup，需要合理布置電源接觸孔和電源引線，減小橫向電流密度和橫向電阻RS、RW。a.采用連接襯底的環(huán)行VDD布線。b.增加VDD、VSS接觸孔的數(shù)量，增加接觸面積，提高連線穩(wěn)定性。c.對每一個VDD接觸孔，在相鄰阱之間都要給出對應(yīng)的VSS接觸孔，以增加并行電流通路。d.盡量使VDD、VSS接觸孔互相平行。e.連接VDD的接觸孔與阱要近一些。f.連接VSS的接觸孔盡可能布置在阱的周圍（P阱）。②多晶硅盡量不要出現(xiàn)在p+區(qū)域內(nèi)，多晶硅一般用n+摻雜，以獲得較低的電阻率。如果多晶硅在p+區(qū)域內(nèi)，在進行p+摻雜時也對多晶硅也進行了摻雜，導(dǎo)致雜質(zhì)補償，使多晶硅增加。③金屬線間距盡量留得較大一些（3或4）因為，金屬對光具有很強的反射能力，使得在光刻時難以精確分辨金屬邊緣。（4）兩層金屬布線方案①全局電源線、地線和時鐘線采用第二層金屬線進行連接。②電源支線和信號線采用第一層金屬線相連接（兩層金屬之間用通孔連接）。③使兩層金屬盡可能互相垂直。在本次設(shè)計中，由于器件之間的連線有交叉點，所以選擇四層連線金屬進行設(shè)計。當(dāng)然，如果連線可以在現(xiàn)有的空間內(nèi)布通，就不要穿過其他器件，特別是匹配器件，因為這樣會產(chǎn)生一些寄生效應(yīng)，從而影響了芯片的性能。芯片內(nèi)部的所有模塊的供電都是通過芯片外部的電源PAD和地線PAD將電源引腳和地線引腳引入到芯片內(nèi)部的。因為所有晶體管都是以電源和地作為參考，因此電源線和地線的設(shè)計影響到芯片的速度、功耗以及功能。由于電源和地是主干電路，流經(jīng)的電流很大，所以電源線和地線要比一般的金屬連線要寬，所占面積也就最大，通常布線的時候最先布電源線和地線。在本次設(shè)計的電壓比較器電路一共分為三個部分：前置放大器部分、運算放大器部分（一級運放、二級運放）、反相器部分。4.2比較器版圖圖4.1比較器版圖如圖4.1版圖上部分為P管，下部分為N管，在版圖里面我添加了一些虛擬MOS管，目的是為了在高度匹配的情況下使器件的周圍環(huán)境相同，結(jié)構(gòu)更加對稱，減小外界對它的干擾，那樣才能保證良好的電路性能。然后我把虛擬MOS管的源、柵、漏、體全部接電源電位，這樣做是為了保證虛擬MOS管永遠(yuǎn)不會開啟，避免影響了電路原來的MOS管工作。在這里PMOS管的源、柵、漏、體全部接VDD，NMOS管的源、柵、漏、體全部接GND。4.3版圖模塊詳細(xì)介紹根據(jù)比較器電路圖對各MOS管進行匹配。M3與M4匹配如圖4.2，在實際工作中，經(jīng)常出現(xiàn)襯底和源極不相連的情況，此時，VBS不等于0。由基本的pn結(jié)理論可知，處于反偏的pn結(jié)的耗盡層將展寬。當(dāng)襯底與源端處于反偏時，襯底中的耗盡區(qū)增加，耗盡層中的固定電荷量也隨之增加。由于柵電容兩邊電荷守衡，所以，在柵端上電荷沒有改變的情況下，耗盡層電荷量的增加，必然導(dǎo)致溝道中可移動電荷量的減少，從而導(dǎo)致溝道導(dǎo)電能力下降。若要保持原有的導(dǎo)電水平，必須增加?xùn)艠O電壓，即增加?xùn)艠O上的電荷數(shù)。對器件而言，襯底偏置電壓的存在，將會提高MOS晶體管的閾值電壓，對NMOS來說，閾值電壓更大，對PMOS來說，閾值電壓更小，即閾值電壓的絕對值提高了。所以M3管和M4管的襯底偏置效應(yīng)與其他的襯底偏置效應(yīng)不一樣，因此將這兩個MOS管畫在了另一個N阱里。圖4.2M3與M4管版圖M17與M20匹配如圖4.3，左右為虛擬MOS管，中間為M20與M17管。配置dummy器件的目的是使得器件M17與M20周邊的電特性比較一致，盡管它在電路中是多余的。如果周邊環(huán)境不同，會使工藝中的刻蝕率不同，比如：線寬大，刻蝕率大，刻蝕的快。圖4.3M17與M20管版圖M18與M19匹配如圖4.4，左右為虛擬MOS管，中間為M18與M19管。圖4.4M18與M19管版圖M1與M2匹配如圖4.5，左右為虛擬MOS管，中間為M1與M2管。圖4.5M1與M2管版圖M5與M6管如圖4.6，因為M5與M6是對折管，所以使用軸對稱匹配原則，其作用是使所有的MOS管盡量理想，使要匹配的器件被相同的因素以相同的方式影響。把器件圍繞一個公共中心點放置就叫做共心布置。甚至把器件在一條直線上對稱放置也可以看作是共心技術(shù)。M5與M6管匹配方式是ABBA。圖4.6M5與M6管版圖M7與M8管如圖4.7，因為M7和M8管與M5和M6管匹配條件一樣，所以布局也是一樣的。圖4.7M7與M8管版圖M9與M10管如圖4.8，M9與M10為差分對所以使用軸對稱的方式，排列方式為AABB組合。圖4.8M9與M10管版圖M11與M12管如圖4.9，因為M11、M12、M9、M10器件的周圍環(huán)境一樣，所以在布局方面都是一樣的。排列方式為AABB組合。圖4.9M11與M12管版圖M15與M16管如圖4.10，由M15管與M16管組成的是一個反相器電路。圖4.10M15與M16管版圖4.4保護環(huán)當(dāng)每組管子匹配完之后都會使用保護環(huán)包起來，P管的保護環(huán)接VDD，N管的保護環(huán)接GND。使用保護環(huán)的作用是避免閂鎖效應(yīng)，最常見的Latchup原因是電源、地的瞬態(tài)脈沖，這種瞬態(tài)脈沖可能的產(chǎn)生原因是瞬時電源中斷等，它可能會使引腳電位高于VDD或低于GND，容易發(fā)生Latchup。因此對于電路中有連接到電源或地的MOS管，周圍都需要加保護環(huán)。4.5金屬布線在本次設(shè)計中，一共使用了4層金屬線進行布線，金屬1、金屬3走線方式為縱向，金屬2、金屬4走線方式為橫向，金屬1不用來信號連接，全部用在電源與地連接。并且為了防止干擾，所有金屬線都不在柵上走線。在Pplus和Nplus之間有四條非常長的金屬線，使用同一層金屬也可以布開，但為了抗干擾，所以選擇用金屬2與金屬4交錯的方式來布線。如圖4.11所示。圖4.11金屬2與金屬4交錯布線如果在制造過程中，如果其中一個通孔制造不成功，那么另外一個也可以保證電路的有效鏈接。所以為了保證接觸孔和通孔的有效性，在打通孔時全部打兩個及兩個以上。如圖4.12所示。圖4.12通孔與接觸孔版圖一共有五個端口，VDD、GND、輸入端在M1管的柵上，基準(zhǔn)電壓在M2管的柵上，輸出端在M15與M16的漏端。第5章版圖驗證5.1DRC驗證設(shè)計規(guī)則檢查（DRC）叫做設(shè)計規(guī)則檢查，它是以給定的設(shè)計規(guī)則為標(biāo)準(zhǔn)，對最小線寬，最小圖形間距、最小接觸孔尺寸、柵和源漏區(qū)的最小交疊等工藝限制進行檢查。通過修改線寬和圖形間距，完成DRC驗證，如圖5.1所示。圖5.1DRC驗證結(jié)果結(jié)果顯示還有三個錯誤，A2、A3、A4、這三層金屬的密度應(yīng)該大于30%小于50%，在版圖拼版之前不用考慮。5.2 LVS驗證版圖與原理圖一致性檢查（LVS）也叫做版圖與網(wǎng)表一致性檢查，用來驗證版圖和電路圖是否匹配。LVS在晶體管級比較版圖和電路圖的連接性，并以報告的形式列出差異之處。下面為本次設(shè)計網(wǎng)表部分內(nèi)容：.SUBCKTcompINVbiasoutputGNDVCC*.PININFOIN:IVbias:Ioutput:OGND:BVCC:BMMp4net78Vbiasnet65net65PDW=20uL=5uM=1MMp3net69INnet65net65PDW=20uL=5uM=1MMp15outputnet25VCCVCCPDW=2uL=0.5uM=1MMp13net25net36VCCVCCPDW=20uL=1uM=2MMp8VCCnet36net36VCCPDW=20uL=1uM=2MMp7VCCnet36net77VCCPDW=20.3uL=1uM=2MMp6net36net77VCCVCCPDW=20.3uL=1uM=2MMp5net77net77VCCVCCPDW=20uL=1uM=2MMp20net65net54VCCVCCPDW=20uL=2uM=1MMp17VCCnet54net54VCCPDW=20uL=2uM=1MMn12net78net78GNDGNDNDW=20uL=1uM=2MMn11net77net78GNDGNDNDW=20uL=1uM=2MMn10net36net69GNDGNDNDW=20uL=1uM=2MMn9net69net69GNDGNDNDW=20uL=1uM=2MMn16outputnet25GNDGNDNDW=1uL=0.5uM=1MMn14net25net54GNDGNDNDW=10uL=2uM=1MMn19net43net54GNDGNDNDW=20uL=2uM=1MMn18net54net54GNDGNDNDW=20uL=2uM=1MMn2net36Vbiasnet43GNDNDW=20uL=5uM=1MMn1net77INnet43GNDNDW=20uL=5uM=1.ENDScomp根據(jù)網(wǎng)表對本次版圖設(shè)計進行LVS驗證，如圖5.2為驗證顯示結(jié)果。圖5.2LVS驗證結(jié)果大連東軟信息學(xué)院畢業(yè)設(shè)計（論文）第6章結(jié)論作為模擬信號和數(shù)字信號處理之間的紐帶，比較器是現(xiàn)在通信、雷達(dá)以及眾多電產(chǎn)品中即為重要的組成部分，在很多高精度的集成電路系統(tǒng)中有著廣泛的應(yīng)用。軌到軌輸入型CMOS比較器就是其中的一種改進，主要特點是當(dāng)輸入電壓的差值增大或減小時，其輸出保持恒定、功耗低、工作效率高、穩(wěn)定性強。文中主要對比較器電路的后端設(shè)計做了詳細(xì)的介紹：通過對比較器電路的分析設(shè)計版圖單元庫，規(guī)劃模塊的版圖布局以及版圖設(shè)計和版圖驗證等工作。通過這個項目的實踐，我深刻了解了集成電路的后端設(shè)計流程，加深認(rèn)識了數(shù)字集成電路的設(shè)計過程，學(xué)習(xí)到了許多只有在實踐中才能學(xué)到的寶貴經(jīng)驗，這對我今后的工作提供了很大的幫助。在本次設(shè)計中，不但要考慮到電路的性能，更要考慮到芯片的面積大小和產(chǎn)生的延時，所以在設(shè)計過程中針對某些器件做了一些特殊的處理，為了使元器件組合的更加緊湊，比如對M5，M6，M7，M8管在版圖布局上使用折柵來減小版圖面積；為了保證接觸孔和通孔的有效性，在打通孔時全部打兩個及兩個以上。因為，在制造過程中，如果其中一個通孔制造不成功，那么另外一個也可以保證電路的有效鏈接。在本次設(shè)計中我還學(xué)到對器件進行匹配，使得器件周圍環(huán)境一致，結(jié)構(gòu)更加對稱，使用保護環(huán)來避免產(chǎn)生閂鎖效應(yīng)。限于設(shè)計水平和時間有限，本次設(shè)計我只對電路進行前仿真，版圖繪制，版圖驗證等工作，最后導(dǎo)出版圖文件，本文采用0.5N阱CMOS工藝設(shè)計比較器電路，是基于現(xiàn)在所用的工藝線的實際生產(chǎn)能力決定