1.串行擾碼和解擾碼的設計實驗原理在數(shù)字通信系統(tǒng)中，若經(jīng)常出現(xiàn)長的“0”或“1”系列，將會影響位同步的建立和保持。為了解決這個問題以及限制電路中存在的不同程度的非線性特性對其他電路通信造成的串擾，要求數(shù)字信號的最小周期足夠長。將數(shù)字信號變成具有近似于白噪聲統(tǒng)計特性的數(shù)字序列即可滿足要求，這通常用加擾來實現(xiàn)。而所謂加擾，就是不用增加冗余而擾亂信號，改變數(shù)字信號統(tǒng)計特性，使其具有近似白噪聲統(tǒng)計特性的一種技術。擾碼產(chǎn)生是通過循環(huán)移位寄存器來實現(xiàn)的，而擾碼生成多項式?jīng)Q定循環(huán)移位寄存器的結(jié)構。本節(jié)使用的擾碼生成多項式為：X7+X6+1設擾碼的輸入數(shù)字序列為tk，輸出為Sk;解碼器的輸入為sk,輸出為rk擾碼器的輸入和輸出序列關系為：Sk=t^?X^X7 °解擾碼器的輸入和輸出序列關系為：rk=SkX6X7=L住X6*X7X60X7串行擾碼器的電路結(jié)構圖如圖1所示：圖1串行加擾器電路結(jié)構串行擾碼器的電路結(jié)構圖如圖2所示：輸入SkXO——X——X——X X——X——X6輸出rk圖2串行解擾器電路結(jié)構擾碼器實質(zhì)上是一個反饋移位寄存器，其輸出為一個m序列。它能最有效地將輸入序列攪亂，使輸出數(shù)字碼元之間相關性最小。實驗步驟一、打開ProjectNavigator在桌面上面雙擊XilinxISE12.4的快捷方式圖標打開ProjectNavigator的界面如下：、創(chuàng)建一個新的工程單擊FileNewProject…，彈出下面對話框CreateNewProjectSphcityproject1ocatiurL:irnilypaMoreInfo NeKt C:itlcel在這里填寫將要創(chuàng)建的工程的名稱(ProjectName),路徑(ProjectLocation),和工程的頂層模塊類型(Top-LevelModuleType))填寫好后單擊下一步：ProjectSettingsProDertvName ValueProductCatesorvAllFamilvSpsirtan3Device-XC3S400Paekaeie-PQ2O?Spe-eid-4Tnp-Le-ve-lSource-Tvp=-PiHiEvnthesiftTa-o-lIXST(VHDl/VerilogJSimulatarModelsim-&EVerilogPre-fe-rre-dLan口UBiquVerilogVPrape-rtySpe-匚ifiizatmniin」Praie-ctFile-StoreesHvaluesfVlarualCo-mipile-OrderBVHDLSnurcEAnalvsi=^andardVHDL-53 [T|EnableMff-ssaqeFilterinci5p?ciEydeviceandprojtc+propti-+i45.S■c-L￡Iibdavic■3Xid.dasi flawfor￡Ii.bpx~aj?c-LM.Di-eInfo

使用的FPGA使用的FPGA的種類使用的FPGA的型號使用的FPGA的封裝使用的FPGA的速度頂層模塊類型綜合工具仿真工具FamilyDevicePackageSpeedTop-LevelSourceTypeSynthesisToolSimulator填寫好FPGA型號和使用的綜合，仿真軟件以后點擊下一步:NewProjectWizardProjectSummaryF'rujectNavigato廣willerea七已ahewprujectwitJLth^fullowingspeci￡ications.Project:Proj皂匸匸Naut皂：s皂工ial_scranti_descraiDiProj皂匸匸Path:E:\1essiQn_l\serial_scrami_desciamiWorkingDirectory:E:Mession_l\serial_scraia_descraoDescription:TopLevelSourceType:fiD匚D皂vic皂：D皂viceFamily:SpartanSDe：vice: xc3s400Package: pq208Speid: -4Synth皂Tool:XST(VHDL/V皂工：LZLag}Sinralator:Modelsi>-SEVerilogPrefer工皂dLanguage:VerilogPropertySpecificationinProjectFile:StoreallvaluesManualCompileOrder:fals已VHDLSourceAnalysisStandard:VHDL-93hl皂已耳mg已Fil匸皂Hing:QismblEdMoreInfo Finish C：=ltlch1在這個對話框里面顯示將要創(chuàng)建的工程的全部信息，確認無誤后點擊完成。

Hieidfch^En中tvVIpm*The-加即cirrenU-pccfit^ins?fks.Ytuar\addfikttotheEfcciurEthehobaiat泊十cornriarKt斤Hieidfch^En中tvVIpm*The-加即cirrenU-pccfit^ins?fks.Ytuar\addfikttotheEfcciurEthehobaiat泊十cornriarKt斤om也eFrcftcimsTUiMbvu?ngtheOe^.RHandUbrsiCTnmd%DHthr^MEE^ELamingNo^ingk-designmodde-is-sdwte-d.中警DesignUtilrtieidQ=也403購迪fiUndesignedUserLibrayModulc-sI-?的-品-E-9M上niKK-EXFA -7亡耗x尸劃巨1：三弓"3L#工婁9l:“：0aLr^l讀也Liiithn. M圈MlmtUa4LI-til CDaul■-OIrrars|fj'irtdygJinilelTilesResults三、為工程添加源文件在xc3s400-4pq208圖標上面點擊鼠標右鍵，選擇NewSource…選項選擇了NewSource將彈出如下對話框：SelectSourceTypeSeiectsom-cetype,filetl：hitie:indits1ocation.IP(COREGenerator&ArchitectureWizard)SelectSourceTypeSeiectsom-cetype,filetl：hitie:indits1ocation.IP(COREGenerator&ArchitectureWizard)SchematicUserDocumentVerilogModuleVerilogTestFixtureVHDLMcxJuleVHDLLibraryVHDLPackageVHDLTestBenchEmbeddedProcessorLuc宜tion:E:''i.lessiun1\eeri：ilecr:utide呂cram!□[V]Add.toprojectMoreInfo在右面的FileName欄里面填寫要生成的源文件的名字，路徑一般位于工程文件夾里面，沒有特殊需要不必更改，一定要選擇Addtoproject，然后在左邊的一排圖標里面選擇源文件的類型后點擊下一步：DefineModuleSpecifyporis￡ormoduleMijdulerL：iJTieseri：±1_ei2r：iJTiPortNameDirectionBusMSBLSB1inputT0inputToinputT0inputToinputT0input▼0input▼0inpuft▼0uinpuft▼oinpuft▼0MoreInfo Next C：iTLcel可以在上面的對話框里面輸入源文件的模塊名稱和管腳定義，也可以先不輸入，后面寫程序的時候自己輸入。單擊下一步：

SummaryFrujectNavigatorwi11crea anewEkeletcmEom-cewiththetollowingspe.：i￡i.：atiurLE.AddtoProject：iesSourceLirectory:E:Vle55ii：m_11eeri：i1_ecr：dJTi_descr:amSourceType：Veri10gM0duleSourceN：diTie：seri：i1_ecr：iJTi.vM0dialerL：iine:seri：al_Ecr：iJTiFortIletirLititjiiE：MoreInfo Finish C：=LXLcel確認信息無誤后，點擊完成，將生成名為serial_scram.v的源文件。在輸入程序之前，要注意代碼的可綜合性問題。由于原程序中所給的異步復位信號的代碼風格（即在rst_n的下降沿觸發(fā)，又高電平有效復位）在ISE12.4中是不可綜合的，只能進行功能上的仿真，為了達到既能進行功能仿真又能綜合成具

體的電路結(jié)構的目的，需將rst_n改為低電平有效復位。輸入擾碼的程序：moduleserial_scram(clk,rst_n,scram_in,//rst_n為復位信號，低電平有效//rst_n為復位信號，低電平有效//擾碼數(shù)據(jù)輸入//擾碼數(shù)據(jù)輸出//反饋移位寄存器inputclk,rst_n;inputscram_in;outputscram_out;reg[6:0]feedback_reg;//輸出的反饋異或關系assignscram_out=feedback_reg[6]人feedback_reg[5]人scram_in;always@(posedgeclkornegedgerst_n)beginif(!rst_n) //已將rst改為!rst(考慮到可綜合性問題)feedback_reg[6:0]<=7'b111_1111;elsebegin//寄存器反饋異或關系feedback_reg[6:1]<=feedback_reg[5:0];feedback_reg[0]<=feedback_reg[6]人feedback_reg[5]人scram_in;endendendmodule輸入好程序以后，保存源文件。同樣，新建一個serial_descram.v的源文件并輸入解擾碼程序moduleserial_descram(clk,rst_n,descram_in,descram_out);inputclk,rst_n;//rst_n為復位信號，低電平有效inputdescram_in;//解擾碼數(shù)據(jù)輸入outputdescram_out;//解擾碼數(shù)據(jù)輸出reg[6:0]shift_reg;//移位寄存器//輸出的反饋異或關系assigndescram_out=shift_reg[6]人shift_reg[5]Adescram_in;always@(posedgeclkornegedgerst_n)beginif(!rst_n)〃已將rst改為!rst（考慮到可綜合性問題）shift_reg[6:0]<=7'b111_1111;elsebegin//寄存器反饋異或關系shift_reg[6:1]<=shift_reg[5:0];shift_reg[0]<=descram_in;endendendmodule輸入好程序以后，保存源文件。四、綜合仿真（一）綜合在Process對話框里面雙擊Synthesize-XSTProcesses:serialscram田濰DesignUtilities-UserCo-n&traints0-HSynthesize-XGTik-23ViewRTLSchematicL菊VieanrTechnologySchematic柑 CheckSyntaxGeneratePost-SynthesisSimul...ImplementDesignIHG&nerateProgrammingFile由“取CoTrfiQure面口stDsvicEStart住唸D^sign ,Files貯］Libraries仿真主要檢查源文件程序里面的語法錯誤(CheckSyntax),如果沒有語法錯誤，會在console對話框中出現(xiàn)Process"Synthesize-XST"completedsuccessfully。如果在這步軟件發(fā)現(xiàn)源程序的設計語言有語法毛病，就會彈出Error警告，這樣就可以根據(jù)報錯的位置，在源程序里面查找錯誤位置。改好以后重新進行綜合。(二)仿真1、建立仿真文件新建一個tb_scram_descram.v的源文件，輸入仿真程序：moduletb_scram_descram;regclk;regrst_n;reg[7:0]shift_reg;wirescram_in;//擾碼器的輸入端wirescram_out;//既是擾碼器的輸出端，也是解擾器的輸入端wiredescram_out;//解擾器的輸出端parameterperiod=20;initialbeginclk=1;end//根據(jù)第8章，偽隨機序列產(chǎn)生的原理，產(chǎn)生一個偽隨機的序列作為加擾器的輸入數(shù)據(jù)〃該偽隨機序列的生成多項式為xA8+xA4+xA3+xA2+1always@(posedgeclk)beginif(!rst_n) //已將rst_n改為!rst_nshift_reg[7:0]<=8'b1111_1111;elsebeginshift_reg[7:1]<=shift_reg[6:0];shift_reg[0]<=shift_reg[7]Ashift_reg[3]Ashift_reg[2]Ashift_reg[1];endendassignscram_in=