淺談基于(jīyú)FPGA的電路設(shè)計(jì)報(bào)告人：吳愛平2005/11/13第一頁(yè)，共79頁(yè)。參考資料VHDL電路設(shè)計(jì)技術(shù)國(guó)防工業(yè)出版(chūbǎn)社CPLD系統(tǒng)設(shè)計(jì)技術(shù)入門與應(yīng)用電子工業(yè)出版(chūbǎn)社基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)西電出版(chūbǎn)AlteraFPGA/CPLD設(shè)計(jì)(基礎(chǔ)篇)EDA先鋒工作室網(wǎng)站：WWW.PLD.COM.CNWWW.EDACN.NETWWW.ALTERA.COM第二頁(yè)，共79頁(yè)。淺談(qiǎntán)基于FPGA的電路設(shè)計(jì)FPGA概述設(shè)計(jì)(shèjì)過(guò)程注意事項(xiàng)第三頁(yè)，共79頁(yè)。溫馨(wēnxīn)提示如果你打算5年成為高手，你可能2-3年就可以達(dá)到(dádào)；如果你打算1年成為高手，你可能5年達(dá)不到。---梁肇新第四頁(yè)，共79頁(yè)。匯報(bào)(huìbào)結(jié)束，敬請(qǐng)批評(píng)指正！第五頁(yè)，共79頁(yè)。FPGA概述(ɡàishù)可編程器件(qìjiàn)發(fā)展歷程及現(xiàn)狀內(nèi)部結(jié)構(gòu)及實(shí)現(xiàn)原理開發(fā)平臺(tái)硬件開發(fā)語(yǔ)言第六頁(yè)，共79頁(yè)?？删幊踢壿?luójí)器件的發(fā)展歷程70年代(niándài)80年代(niándài)90年代PROM和PLA器件改進(jìn)的PLA器件GAL器件FPGA器件EPLD器件CPLD器件內(nèi)嵌復(fù)雜功能模塊的SoPC2000年第七頁(yè)，共79頁(yè)。PLD發(fā)展歷程(lìchéng)及現(xiàn)狀FPGA（FieldProgrammableGatesArray）CPLD（ComplexProgrammableLogicDevice）第八頁(yè)，共79頁(yè)。三大(sāndà)公司全球(quánqiú)最主要的可編程邏輯器件廠商AlteraXilinxLattice第九頁(yè)，共79頁(yè)。2005年第1季度（1～3月）結(jié)算

公司名稱

銷售額

每股凈盈虧

（美元）

（美元）

與上年同期相比

GAAP

（含相當(dāng)）

ProFormaXilinx,Inc.3億9100萬(wàn)

-3％

0.19—AlteraCorp.2億6480萬(wàn)

＋9％

0.17—LatticeSemiconductorCorp.5130萬(wàn)

-13％

-0.10-0.06ActelCorp.4400萬(wàn)

＋4％

0.060.08QuickLogicCorp.1250萬(wàn)

＋21％

0.030.03主要PLD/FPGA廠商2005年一季度銷售額和盈利(yínɡlì)狀況表第十頁(yè)，共79頁(yè)。ALTERA公司器件(qìjiàn)簡(jiǎn)介早期器件(qìjiàn)：FLEX10KLC84TC144BC356FLEX10KATC100BC356ACEX1K1K101K301K50MAX7000EPM7128主流器件(qìjiàn)：MAXIIEPM2405701270CycloneEP1C3461220StratixEP1S10202530下一代器件(qìjiàn)：CycloneIIEP2C5820355070StratixIIEP2十一頁(yè)，共79頁(yè)。XiLinx公司器件(qìjiàn)簡(jiǎn)介早期器件(qìjiàn)：XC3000XC4000XC9500XC9536，XC9572，XC95144主流器件(qìjiàn)：XC9500XLXC9536XL,72XLSpartan3/3LXC3S50,200,400VirtexIIXC2V40,80,250下一代器件(qìjiàn)：Spartan3EXC3S100E,250EVirtex-4LX4VLX15,25,40,60SX4VSX25,35,55FX4VFX12第十二頁(yè)，共79頁(yè)。Lattice公司器件(qìjiàn)簡(jiǎn)介早期器件(qìjiàn)：isp1000/2000/5000/8000ispLSI1016,1024,1032,1048主流器件(qìjiàn)：ispMACH4000V/B/ZispMACH4032V,64V,128V,256VispMACH4032B,64B,128B,256BispMACH4032Z,64Z,128Z,256ZLatticeEC/ECPEC1,EC3,EC6/ECP6,EC15/ECP15第十三頁(yè)，共79頁(yè)。代理商ALTERA公司駿龍(Cytech)艾睿(Arrow)時(shí)代益華(Achieva)富昌(Future)文曄(Wintech)XiLinx公司盈豐（Insight）和安富利（AVNET）Lattice公司金龍電子威建實(shí)業(yè)(shíyè)彥陽(yáng)科技第十四頁(yè)，共79頁(yè)。基本(jīběn)PLD器件的原理結(jié)構(gòu)圖第十五頁(yè)，共79頁(yè)。內(nèi)部結(jié)構(gòu)及實(shí)現(xiàn)(shíxiàn)原理蘭色：邏輯陣列塊紅色：連線(liánxiàn)資源黃色：輸入輸出塊

第十六頁(yè)，共79頁(yè)。內(nèi)部結(jié)構(gòu)及實(shí)現(xiàn)(shíxiàn)原理基于(jīyú)乘積項(xiàng)(Product-Term)基于(jīyú)查找表(Look-Up-Table)第十七頁(yè)，共79頁(yè)。基于(jīyú)乘積項(xiàng)

第十八頁(yè)，共79頁(yè)?；?jīyú)查找表

第十九頁(yè)，共79頁(yè)。傳統(tǒng)(chuántǒng)CPLD/FPGA的區(qū)別結(jié)構(gòu)不同(bùtónɡ)工藝不同(bùtónɡ)集成度掉電情況配置電路Tpd時(shí)間POR時(shí)間第二十頁(yè)，共79頁(yè)。主要開發(fā)(kāifā)平臺(tái)Altera公司(ɡōnɡsī)MAXPLUSIIQUARTUSII開發(fā)工具Xilinx公司(ɡōnɡsī)FoundationISELattice公司(ɡōnɡsī)ispLEVERispDesignEXPERNT第二十一頁(yè)，共79頁(yè)。第三方工具(gōngjù)ModleSimActiveHDLSynplify/SynplifyProDebussyIPCoreSOPCBuilderDSPBuilder第二十二頁(yè)，共79頁(yè)。硬件(yìnɡjiàn)開發(fā)語(yǔ)言ABELAHDLVerilogVHDLsystemC和Handle-C第二十三頁(yè)，共79頁(yè)。ABEL這是一種早期的硬件描述語(yǔ)言。支持邏輯電路的多種表達(dá)形式，其中包括邏輯方程，真值表和狀態(tài)圖。ABEL語(yǔ)言從早期可編程邏輯器件（PLD）的設(shè)計(jì)中發(fā)展而來(lái)ABEL-HDL被廣泛用于各種(ɡèzhǒnɡ)可編程邏輯器件的邏輯功能設(shè)計(jì)。如GAL、LatticeispEXPERT,Xilinx的FOUNDATION和WEBPACK等EDA軟件中。從長(zhǎng)遠(yuǎn)來(lái)看，ABEL-HDL只會(huì)在較小的范圍內(nèi)繼續(xù)存在。

第二十四頁(yè)，共79頁(yè)。AHDLALTERA公司發(fā)明的HDL,特點(diǎn)是非常易學(xué)易用，學(xué)過(guò)高級(jí)語(yǔ)言的人可以在很短的時(shí)間（如幾周）內(nèi)掌握AHDL。缺點(diǎn)：移植性不好，通常只用于ALTERA自己的開發(fā)(kāifā)系統(tǒng)。第二十五頁(yè)，共79頁(yè)。VerilogVerilogHDL就是在應(yīng)用最廣泛的C語(yǔ)言的基礎(chǔ)上發(fā)展起來(lái)的一種件描述語(yǔ)言。1990年CADENCE公司公開發(fā)表了VerilogHDL,并成立LVI組織以促進(jìn)VerilogHDL成為IEEE標(biāo)準(zhǔn)，即IEEEStandard1364-1995。特點(diǎn)：1、語(yǔ)法自由2、國(guó)內(nèi)資料(zīliào)相對(duì)較少3、IC設(shè)計(jì)中，90%的公司使用4、可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化第二十六頁(yè)，共79頁(yè)。VHDL全稱：Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage誕生于1982年。1987年底，VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。有IEEE-1076和IEEE標(biāo)準(zhǔn)的1076-1993版本。特點(diǎn)：1、發(fā)展較早，語(yǔ)法嚴(yán)格2、可以利用EDA工具進(jìn)行邏輯(luójí)綜合和優(yōu)化3、VHDL豐富的仿真語(yǔ)句和庫(kù)函數(shù)第二十七頁(yè)，共79頁(yè)。開發(fā)(kāifā)設(shè)計(jì)軟件設(shè)計(jì)下載板(線)的制作硬件(yìnɡjiàn)設(shè)計(jì)用戶板的制作第二十八頁(yè)，共79頁(yè)。軟件設(shè)計(jì)流程(liúchéng)設(shè)計(jì)(shèjì)輸入邏輯(luójí)綜合布局布線下載調(diào)試約束文件功能仿真時(shí)序仿真第二十九頁(yè)，共79頁(yè)。STEP1：建立(jiànlì)工作庫(kù)文件夾STEP2：輸入設(shè)計(jì)項(xiàng)目VHDL文本(wénběn)代碼STEP3：存盤，注意(zhùyì)文本取名STEP4：將設(shè)計(jì)項(xiàng)目設(shè)置成ProjectSTEP5：選擇目標(biāo)器件

STEP11：

硬件測(cè)試STEP9：引腳鎖定并編譯STEP8：仿真測(cè)試和波形分析STEP7：建立仿真波形文件STEP6：?jiǎn)?dòng)編譯STEP10：編程下載/配置VHDL文本輸入設(shè)計(jì)流程

第三十頁(yè)，共79頁(yè)。Step1建立(jiànlì)工作庫(kù)文件夾為設(shè)計(jì)全加器新建一個(gè)(yīɡè)文件夾作工作庫(kù)文件夾名取為My_prjct注意，不可(bùkě)用中文！第三十一頁(yè)，共79頁(yè)。Step2編輯輸入(shūrù)并保存VHDL源文件新建一個(gè)(yīɡè)設(shè)計(jì)文件使用文本輸入方法設(shè)計(jì)，必須選擇(xuǎnzé)打開文本編輯器第三十二頁(yè)，共79頁(yè)。Step3在文本編輯窗中輸入(shūrù)VHDL文件及存盤建立(jiànlì)文本編輯器對(duì)話框文本編輯窗用鍵盤輸入設(shè)計(jì)(shèjì)文件：多路選擇器存盤文件名必須取為：mux21a.vhd注意，要存在自己建立的文件夾中第三十三頁(yè)，共79頁(yè)。文件存盤后，關(guān)鍵詞將改變顏色！否則(fǒuzé)文件名一定有錯(cuò)！第三十四頁(yè)，共79頁(yè)。Step4將當(dāng)前(dāngqián)設(shè)計(jì)設(shè)定為工程首先(shǒuxiān)點(diǎn)擊這里然后選擇此項(xiàng)，將當(dāng)前(dāngqián)的原理圖設(shè)計(jì)文件設(shè)置成工程最后注意此路徑指向的改變第三十五頁(yè)，共79頁(yè)。注意，此路徑指向當(dāng)前(dāngqián)的工程！第三十六頁(yè)，共79頁(yè)。首先選擇(xuǎnzé)這里器件(qìjiàn)系列選擇窗，選擇ACEX1K系列根據(jù)(gēnjù)實(shí)驗(yàn)板上的目標(biāo)器件型號(hào)選擇，如選EP1K30注意，首先消去這里的勾，以便使所有速度級(jí)別的器件都能顯示出來(lái)Step5選目標(biāo)器件第三十七頁(yè)，共79頁(yè)。選擇(xuǎnzé)編譯器編譯(biānyì)窗Step6編譯(biānyì)及糾錯(cuò)第三十八頁(yè)，共79頁(yè)。選擇VHDL文本(wénběn)編譯版本號(hào)和排錯(cuò)選擇(xuǎnzé)此項(xiàng)選擇(xuǎnzé)VHDL1993項(xiàng)第三十九頁(yè)，共79頁(yè)。選擇(xuǎnzé)此項(xiàng)消去這里(zhèlǐ)的勾第四十頁(yè)，共79頁(yè)。編譯(biānyì)出錯(cuò)！第四十一頁(yè)，共79頁(yè)。確定設(shè)計(jì)(shèjì)文件中的錯(cuò)誤打開(dǎkāi)錯(cuò)誤提示窗第四十二頁(yè)，共79頁(yè)。錯(cuò)誤(cuòwù)所在錯(cuò)誤(cuòwù)所在第四十三頁(yè)，共79頁(yè)。改正錯(cuò)誤第四十四頁(yè)，共79頁(yè)。完成(wánchéng)編譯！第四十五頁(yè)，共79頁(yè)。首先選擇此項(xiàng)，為仿真(fǎnɡzhēn)測(cè)試新建一個(gè)文件Step7建立波形(bōxínɡ)文件選擇波形(bōxínɡ)編輯器文件第四十六頁(yè)，共79頁(yè)。從SNF文件中輸入設(shè)計(jì)文件的信號(hào)(xìnhào)節(jié)點(diǎn)點(diǎn)擊(diǎnjī)“LIST”第四十七頁(yè)，共79頁(yè)。SNF文件(wénjiàn)中的信號(hào)節(jié)點(diǎn)用此鍵選擇左窗中需要(xūyào)的信號(hào)進(jìn)入右窗最后(zuìhòu)點(diǎn)擊“OK”第四十八頁(yè)，共79頁(yè)。消去這里的勾，以便方便設(shè)置(shèzhì)輸入電平在Options菜單中消去網(wǎng)格對(duì)齊(duìqí)SnaptoGrid的選擇(消去對(duì)勾)第四十九頁(yè)，共79頁(yè)。選擇(xuǎnzé)ENDTIME調(diào)整仿真時(shí)間區(qū)域。選擇(xuǎnzé)65微秒比較合適第五十頁(yè)，共79頁(yè)。用此鍵改變仿真區(qū)域坐標(biāo)到合適(héshì)位置。點(diǎn)擊(diǎnjī)‘1’，使拖黑的電平為高電平先點(diǎn)擊(diǎnjī)‘b’，將其點(diǎn)為黑色然后先點(diǎn)擊此處將彈出時(shí)鐘周期設(shè)置窗設(shè)置輸入信號(hào)‘b’的周期為800ns第五十一頁(yè)，共79頁(yè)。設(shè)置(shèzhì)輸入信號(hào)‘a(chǎn)’的周期為2us第五十二頁(yè)，共79頁(yè)。仿真(fǎnɡzhēn)波形文件存盤！第五十三頁(yè)，共79頁(yè)。選擇(xuǎnzé)仿真器運(yùn)行(yùnxíng)仿真器Step8時(shí)序(shíxù)仿真第五十四頁(yè)，共79頁(yè)。mux21a仿真(fǎnɡzhēn)波形第五十五頁(yè)，共79頁(yè)。選擇(xuǎnzé)引腳鎖定選項(xiàng)引腳窗Step9引腳鎖定(suǒdìnɡ)及再編譯第五十六頁(yè)，共79頁(yè)。此處輸入(shūrù)信號(hào)名此處輸入(shūrù)引腳名按鍵(ànjiàn)“ADD”即可注意引腳屬性錯(cuò)誤引腳名將無(wú)正確屬性！第五十七頁(yè)，共79頁(yè)。再編譯一次，將引腳信息(xìnxī)進(jìn)去第五十八頁(yè)，共79頁(yè)。選擇編程器，準(zhǔn)備(zhǔnbèi)將設(shè)計(jì)好的半加器文件下載到目器件中去編程窗Step10編程下載(xiàzǎi)/配置第五十九頁(yè)，共79頁(yè)。在編程窗打開(dǎkāi)的情況下選擇下載方式設(shè)置選擇(xuǎnzé)此項(xiàng)下載方式第六十頁(yè)，共79頁(yè)。下載（配置(pèizhì)）成功！第六十一頁(yè)，共79頁(yè)。下載(xiàzǎi)配置模式第六十二頁(yè)，共79頁(yè)。第六十三頁(yè)，共79頁(yè)。下載(xiàzǎi)板電路圖第六十四頁(yè)，共79頁(yè)。下載(xiàzǎi)板電路圖第六十五頁(yè)，共79頁(yè)。用戶(yònghù)板的制作選擇配置模式FPGA芯片庫(kù)的制作(zhìzuò)FPGA外圍電路的制作(zhìzuò)第六十六頁(yè)，共79頁(yè)。第六十七頁(yè)，共79頁(yè)。第六十八頁(yè)，共79頁(yè)。第六十九頁(yè)，共79頁(yè)。設(shè)計(jì)(shèjì)中注意事項(xiàng)軟件設(shè)計(jì)硬件(yìnɡjiàn)設(shè)計(jì)第七十頁(yè)，共79頁(yè)。軟件設(shè)計(jì)注意(zhùyì)點(diǎn)合理規(guī)劃設(shè)計(jì)實(shí)體進(jìn)程中敏感信號(hào)的選取(xuǎnqǔ)避免使用latch雙向電路的輸出控