-.z編碼電路設(shè)計(jì)報(bào)告目錄一、設(shè)計(jì)任務(wù)二、題目分析與整體構(gòu)思三、硬件電路設(shè)計(jì)四、程序設(shè)計(jì)五、心得體會(huì)設(shè)計(jì)任務(wù)在數(shù)字系統(tǒng)中，編碼指將特定的邏輯信號(hào)編為一組二進(jìn)制代碼。能夠?qū)崿F(xiàn)編碼功能的邏輯部件稱為編碼器。一般而言，M個(gè)不同的信號(hào)，至少需要N位二進(jìn)制數(shù)編碼。M和N之間滿足2N≥M的關(guān)系。在實(shí)際工作中，同時(shí)有多個(gè)輸入被編碼時(shí)，必須根據(jù)輕重緩急，規(guī)定好這些控制對(duì)象允許操作的先后次序，即優(yōu)先識(shí)別。能夠識(shí)別信號(hào)的優(yōu)先級(jí)并進(jìn)展編碼的邏輯部件稱為優(yōu)先編碼器。8-3線優(yōu)先編碼器是常見(jiàn)編碼器之一，它有8個(gè)輸入端、3個(gè)二進(jìn)制碼輸出端，作用是將輸入*0～*7八個(gè)狀態(tài)分別編成842l碼的反碼輸出，優(yōu)先級(jí)分別從*7～*0遞減。使用VHDL硬件描述語(yǔ)言的設(shè)計(jì)方法和思想設(shè)計(jì)8-3線優(yōu)先編碼器。用ISE軟件運(yùn)行仿真，觀察波形圖，并將程序下載到FPGA，驗(yàn)證編碼器的邏輯功能。使用VDHL語(yǔ)言實(shí)現(xiàn)8-3線優(yōu)先編碼器，操作簡(jiǎn)單、易懂，將8個(gè)撥碼開(kāi)關(guān)的狀態(tài)作為輸入，3個(gè)LED顯示上下電平作為輸出，很容易理解編碼器的工作原理。題目分析與整體構(gòu)思題目要求使用VHDL語(yǔ)言設(shè)計(jì)8-3線優(yōu)先編碼器。用ISE軟件運(yùn)行仿真，觀察波形圖，并將程序下載到FPGA，驗(yàn)證編碼器的邏輯功能。用開(kāi)發(fā)板E*CD-1上的8個(gè)撥碼開(kāi)關(guān)的狀態(tài)作為輸入，3個(gè)LED顯示上下電平作為輸出，通過(guò)改變8個(gè)撥碼開(kāi)關(guān)的開(kāi)關(guān)來(lái)控制3個(gè)LED的輸出狀態(tài)。三．硬件電路設(shè)計(jì)SW6SW6SW7SW5SW2SW1SW0SW4SW3D2D1D0SW1SW2SW5SW4SW3SW6SW7D0D1D2SW0撥碼開(kāi)關(guān)SW7～SW0輸入，D0～D2輸出上下電平，通過(guò)改變8個(gè)撥碼開(kāi)關(guān)的開(kāi)關(guān)來(lái)控制3個(gè)LED的輸出狀態(tài)。程序設(shè)計(jì)〔1〕創(chuàng)立工程制定工程名，工程路徑以及頂層設(shè)計(jì)所使用的輸入方式，此設(shè)計(jì)我們選擇硬件描述語(yǔ)言作為頂層設(shè)計(jì)的輸入方式HDL。〔2〕選擇目標(biāo)器件〔3〕創(chuàng)立新源文件這里我們選擇“VHDLModule〞，進(jìn)展新源文件模塊定義，所定義的內(nèi)容是所要設(shè)計(jì)模塊的實(shí)體說(shuō)明，即模塊的端口說(shuō)明。本實(shí)驗(yàn)所要實(shí)現(xiàn)的是編碼器的設(shè)計(jì)，設(shè)定SW7～SW0為六個(gè)輸入端口，共3個(gè)輸出信號(hào)D(0)~D(2)，選擇輸出為總線模式(Bus)，Msb、Lsb分別表示最大端口號(hào)與最小端口號(hào)〔注意：選擇端口方向in、out、inout〕。檢查模塊端口定義是否正確?！?〕添加源文件〔5〕完成工程創(chuàng)立在工程設(shè)置統(tǒng)計(jì)窗口，可以看到對(duì)工程的描述總結(jié)，目標(biāo)器件的描述，以及新建源文件的總結(jié)，此工程創(chuàng)立完成?！?〕設(shè)計(jì)輸入包括庫(kù)的聲明，包的聲明，完整的實(shí)體說(shuō)明以及構(gòu)造體框架。使用VHDL語(yǔ)言設(shè)計(jì)完善基本編碼器電路設(shè)計(jì)，撥動(dòng)開(kāi)關(guān)SW0～SW1作為六個(gè)輸入端，LED0~LED２作為輸出顯示，以觀察實(shí)驗(yàn)結(jié)果。1.LED與編碼器電路對(duì)應(yīng)關(guān)系SW7SW6SW5SW4SW3SW2SW1SW0D2D1D0000000010000000001×001000001××01000001×××0110001××××100001×××××10101××××××1101×××××××111其中D2~D0中，“0〞為點(diǎn)亮，“1〞為熄滅?！?〕仿真設(shè)計(jì)代碼輸入完成后，需要對(duì)設(shè)計(jì)進(jìn)展波形仿真。有添加波形仿真文件，仿真波形文件時(shí)鐘設(shè)置，設(shè)置輸入信號(hào)波形和波形仿真這幾個(gè)步驟?！?〕設(shè)計(jì)綜合*ilin*綜合工具對(duì)設(shè)計(jì)進(jìn)展行為級(jí)綜合，將系統(tǒng)直接從行為級(jí)描述綜合為存放器傳輸級(jí)描述。綜合過(guò)程中主要完成三個(gè)步驟：首先為語(yǔ)法檢查，檢查設(shè)計(jì)文件語(yǔ)法是否有錯(cuò)誤；其次為編譯過(guò)程，翻譯和優(yōu)化HDL代碼，將其轉(zhuǎn)換為綜合工具可以識(shí)別的元件序列；最后為映射過(guò)程，將這些可識(shí)別的元件序列轉(zhuǎn)換為可識(shí)別的目標(biāo)技術(shù)的根本元件。Synthesis工具即用來(lái)完成設(shè)計(jì)綜合，它可完成以下任務(wù)查看綜合報(bào)告〔ViewSynthesisReport〕、查看RTL原理圖〔ViewRTLSchematic〕、查看技術(shù)原理圖〔ViesTechnologySchematic〕、檢查語(yǔ)法〔CheckSynta*〕、產(chǎn)生綜合后仿真模型〔GeneratePost-SynthesisSimulationModel〕?！玻埂?引腳分配8線3線優(yōu)先編碼器的引腳分配信號(hào)名及對(duì)應(yīng)板上資源信號(hào)名FPGA引腳分配輸入信號(hào)〔SW0〕*<0>P43輸入信號(hào)〔SW1〕*<1>P32輸入信號(hào)〔SW2〕*<2>P26輸入信號(hào)〔SW3〕*<3>P20輸入信號(hào)〔SW4〕*<4>P14輸入信號(hào)〔SW5〕*<5>P6輸入信號(hào)〔SW6〕*<6>P204輸入信號(hào)〔SW7〕*<7>P194輸出信號(hào)〔D0〕y<0>P33輸出信號(hào)〔D1〕y<1>P31輸出信號(hào)〔D2〕y<2>P30(10)設(shè)計(jì)實(shí)現(xiàn)設(shè)計(jì)綜合完成后，即進(jìn)展設(shè)計(jì)實(shí)現(xiàn)〔Implement〕。實(shí)現(xiàn)過(guò)程主要分為三個(gè)步驟：翻譯邏輯網(wǎng)表〔Translate〕、映射到器件單元〔Map〕、布局布線〔Place&Route〕。在處理子窗口，鼠標(biāo)雙擊ImplementDesign，信息輸出窗口會(huì)顯示設(shè)計(jì)信息。〔11〕生成下載文件及目標(biāo)板配置處理子窗口中雙擊GenerateProgrammingFile，生成可編程文件。而后雙擊ConfigureTargetDevice，進(jìn)展目標(biāo)板配置。開(kāi)發(fā)板正確連接，并上電后，可在ISE用戶區(qū)看到兩個(gè)可配置芯片，分別為4Mb的平臺(tái)flash與FPGA*c3s500e臺(tái)flash與FPGA*c3s500e。同時(shí)出現(xiàn)平臺(tái)Flash配置文件指定窗口，綠色芯片表示當(dāng)前進(jìn)展配置的芯片。該設(shè)計(jì)我們選擇對(duì)FPGA*c3s500e進(jìn)展配置，平臺(tái)Flash配置窗口點(diǎn)擊Cancel。選定FPGA芯片圖標(biāo)，右鍵單擊選擇program，在隨后彈出的“DeviceProgrammingProperties〞對(duì)話框直接點(diǎn)擊ok，對(duì)FPGA進(jìn)展編程。文件下載成功，則顯示“ProgramSucceeded〞可通過(guò)開(kāi)發(fā)板觀察相應(yīng)實(shí)驗(yàn)現(xiàn)象。至此，使用ISE軟件設(shè)計(jì)根本邏輯門電路已經(jīng)完成。(12)程序代碼libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitypriority_encoder8_3isPort(*:inSTD_LOGIC_VECTOR(7downto0);y:outSTD_LOGIC_VECTOR(2downto0));endpriority_encoder8_3;architectureBehavioralofpriority_encoder8_3isbeginprocess(*)beginy<="000";foriin0to7loopif(*(i)='1')theny<=conv_std_logic_vector(i,3);endif;endloop;endprocess;endBehavioral;五.調(diào)試輸入端SW7～SW0為:00000001,輸出D0～D2為:000;輸入端SW7～SW0為:0000001×,輸出D0～D2為:001;輸入端SW7～SW0為:000001××,輸出D0～D2為:010;輸入端SW7～SW0為:00001×××,輸出D0～D2為:011;輸入端SW7～SW0為:0001××××,輸出D0～D2為:100;輸入端SW7～SW0為:001×××××,輸出D0～D2為:101;輸入端SW7～SW0為:01××××××,輸出D0～D2為:110;輸入端SW7～SW0為:1×××××××,輸出D0～D2為:111;調(diào)試結(jié)果：編碼器成功實(shí)現(xiàn)。6．總結(jié)通過(guò)這次設(shè)計(jì)我們了解并掌握VHDL硬件描述語(yǔ)言的設(shè)計(jì)方法和思想，使自己能將已學(xué)過(guò)的數(shù)字電子系統(tǒng)設(shè)計(jì)、VHDL程序設(shè)計(jì)等知識(shí)綜合運(yùn)用于電子系統(tǒng)的設(shè)計(jì)中，根本掌握了運(yùn)用VHDL設(shè)計(jì)電子系統(tǒng)的流程和方法，加強(qiáng)和培養(yǎng)了自己對(duì)電子系統(tǒng)的設(shè)計(jì)能力。我們也了解了VHDL的一些知識(shí)，VHDL主要用于描述數(shù)字系統(tǒng)的構(gòu)造，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序構(gòu)造特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體〔可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)〕分成外部〔或稱可是局部,及端口〕和內(nèi)部〔或稱不可視局部〕，既涉及實(shí)體的內(nèi)部功能和算法完成局部。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外局部的概念是VHDL系統(tǒng)設(shè)計(jì)的根本點(diǎn)。VHDL語(yǔ)言作為一種國(guó)際標(biāo)準(zhǔn)化的硬件描述語(yǔ)言，自1987年獲得IEEE批準(zhǔn)以來(lái)，經(jīng)過(guò)了1993年和2001年兩次修改，至今已被眾多的國(guó)際知名電子設(shè)計(jì)自動(dòng)化〔EDA〕工具研發(fā)商所采用，并隨同EDA設(shè)計(jì)工具一起廣泛地進(jìn)入了數(shù)字系統(tǒng)設(shè)計(jì)與研發(fā)領(lǐng)域，目前已成為電子業(yè)界普遍承受的一種硬件設(shè)計(jì)技術(shù)。VHDL語(yǔ)言用于數(shù)字系統(tǒng)設(shè)計(jì)的主要優(yōu)點(diǎn)是：〔1〕允許用軟件描述系統(tǒng)的硬件構(gòu)造，即描述系統(tǒng)怎樣分解為子系統(tǒng)和子系統(tǒng)間怎樣互連。〔2〕允許使用類似常用編程語(yǔ)言形式的系統(tǒng)功能指標(biāo)?！?