FPGA中的時序分析和設計當前1頁，總共32頁。本課程涉及的內(nèi)容時序基礎(chǔ)時序分析時序優(yōu)化時序約束同步設計跨時鐘域設計案例當前2頁，總共32頁。時序基礎(chǔ)

時序分析和設計是為了回答以下問題：為什么同一個FPGA燒寫程序在同一個板卡上時好時壞？

為什么同一個FPGA燒寫程序在不同批板卡上表現(xiàn)不一？

設計是否已經(jīng)穩(wěn)定？有多大裕量？怎樣更穩(wěn)定？設計是否可以跑得更快，怎樣跑得更快？怎樣對設計進行完整有效的約束，怎樣確定約束是否完整和合理？為什么要進行同步設計，怎樣進行同步設計？怎樣進行跨時鐘域的設計？當前3頁，總共32頁。時序基礎(chǔ)

數(shù)字域上的采樣（最簡模型）

物理模型時序模型當前4頁，總共32頁。時序基礎(chǔ)

數(shù)字域上的采樣（內(nèi)部模型）物理模型時序模型當前5頁，總共32頁。時序基礎(chǔ)

數(shù)字域上的采樣（接口模型）物理模型時序模型當前6頁，總共32頁。時序基礎(chǔ)

數(shù)字域上的采樣（全模型）

FPGA中的時序包括兩大部分：1,接口的時序。2,內(nèi)部的時序。

INCLKOUTDQCLRPREDQCLRPRE組合邏輯延時CLR當前7頁，總共32頁。時序分析（模型）

三種路徑:時鐘路徑數(shù)據(jù)路徑異步路徑*時鐘路徑異步路徑數(shù)據(jù)路徑異步路徑DQCLRPREDQCLRPRE兩種分析:同步路徑 –時鐘&數(shù)據(jù)路徑異步路徑* –時鐘&異步信號*在本例中異步路徑是指控制寄存器異步信號的路徑當前8頁，總共32頁。時序分析（發(fā)射沿&鎖存沿）

CLK發(fā)射沿鎖存沿DataValidDATA發(fā)射沿: “源寄存器”的輸入端鎖存信號的時鐘沿鎖存沿: “目的寄存器”的輸入端鎖存信號的時鐘沿。

通常發(fā)射沿到鎖存沿的路徑是時序分析工具分析的路徑，在有時鐘頻率約束的情況下，分析和布線工具會保證發(fā)射沿到鎖存沿小于一個時鐘周期(多周期路徑除外)。當前9頁，總共32頁。時序分析（建立時間&保持時間）

建立時間: 時鐘沿到來之前，數(shù)據(jù)必須穩(wěn)定的最短時間。保持時間: 時鐘沿到來之后，數(shù)據(jù)必須穩(wěn)定的最短時間。建立時間和（或）保持時間不滿足是采樣出錯的根本原因。DQCLRPRECLKTh采樣窗DATATsu時鐘數(shù)據(jù)時鐘邊沿前后，數(shù)據(jù)均需有個穩(wěn)定期，以確保準確采樣當前10頁，總共32頁。時序分析（數(shù)據(jù)延時時間）

數(shù)據(jù)延時時間=Tclk1+Tco+TdataCLKREG1.CLKTclk1DataValidREG2.DTdata發(fā)射沿DataValidREG1.QTco從發(fā)射沿到數(shù)據(jù)到達目的寄存器輸入端的時間REG1PREDQCLRREG2PREDQCLR組合邏輯Tclk1TCOTdata當前11頁，總共32頁。時序分析（時鐘延時）

時鐘延時時間=Tclk2

CLKREG2.CLKTclk2鎖存沿從時鐘輸入引腳到采樣寄存器時鐘引腳的延時REG1PREDQCLRREG2PREDQCLR組合邏輯Tclk2當前12頁，總共32頁。時序分析（時鐘歪斜/抖動）

CLKREG2.CLK時鐘歪斜從時鐘輸入引腳到采樣寄存器時鐘引腳的延時REG1PREDQCLRREG2PREDQCLR組合邏輯Tclk2REG2.CLK時鐘歪斜/抖動通常都是PS級，在常用S6.C3.V5芯片中甚至是100PS級，在分析時序時加一定的裕量就可以不考慮當前13頁，總共32頁。時序分析（建立時間余量）

Tclk2REG2.CLK在鎖存沿到來之前，實際數(shù)據(jù)穩(wěn)定的時間超出能正確采樣的Tsu的余量。建立時間余量大于0是采樣穩(wěn)定的必要條件。TsuCLKREG1.CLKTclk1DataValidREG2.DTdataDataValidREG1.QTco

SetupSlack發(fā)射沿鎖存沿REG1PREDQCLRREG2PREDQCLR組合邏輯Tclk1TCOTdataTclk2Tsu當前14頁，總共32頁。時序分析（保持時間余量）

在鎖存沿到來之前，實際數(shù)據(jù)穩(wěn)定的時間超出能正確采樣的的余量。保持時間余量大于0是采樣穩(wěn)定的必要條件。REG2.CLKTclk2ThCLKREG1.CLKTclk1DataValidREG2.DTdataDataValidREG1.QTcoHoldSlack鎖存沿REG1PREDQCLRREG2PREDQCLR組合邏輯Tclk1TCOTdataTclk2Th當前15頁，總共32頁。時序分析（恢復/移除時間）

恢復時間: 在時鐘沿到來之前，數(shù)據(jù)已經(jīng)穩(wěn)定的最短時間。移除時間: 在時鐘沿到來之后，數(shù)據(jù)保持穩(wěn)定的最短時間。跟同步信號的建立時間和保持時間是類似的概念。DQCLRSETCLKTremValidASYNCTrecCLKASYNC當前16頁，總共32頁。時序分析（異步和同步）

盡量用同步設計。異步信號一般只在沒有時鐘的情況下需要復位/置位操作時使用。同步等于所有的動作在時鐘這個口令員的口令下同時動作，整齊劃一，穩(wěn)定性可靠。異步等于各信號各自為政，需要設計者搞清他們的關(guān)系，把他們都控制和安排好。異步設計不是不可以，但是增大了設計者的工作量，增加了設計的復雜度。ASSPreg1PREDQCLRFPGA/CPLDreg2PREDQCLROSCFPGA/CPLDreg1PREDQCLRreg2PREDQCLR用同步信號控制異步接口（芯片間）用同步信號控制異步接口（芯片內(nèi)）DataarrivalpathDataarrivalpathDatarequiredpathDatarequiredpath當前17頁，總共32頁。時序分析（IO接口分析）接口時序分析必須考慮外部接口芯片的時序特性接口時序分析包括外部走線的延時特性

FPGA/CPLDFPGA/CPLDreg1PREDQCLRreg2PREDQCLRCL*TdataTclk1Tclk2TCOTsu/ThOSC數(shù)據(jù)延時路徑數(shù)據(jù)到達路徑數(shù)據(jù)采樣路徑當前18頁，總共32頁。時序分析（IO接口分析）接口時序分析必須考慮外部接口芯片的時序特性接口時序分析包括外部走線的延時特性

當前19頁，總共32頁。時序優(yōu)化（軟件優(yōu)化選項）Quartus：ISE:

當前20頁，總共32頁。時序優(yōu)化（軟件優(yōu)化選項）Quartus：ISE:

當前21頁，總共32頁。時序優(yōu)化（軟件優(yōu)化的作用）平衡不同的寄存器級在延時路徑中的比重

當前22頁，總共32頁。時序優(yōu)化（軟件優(yōu)化的作用）調(diào)整關(guān)鍵路徑的走線方式

fgab-criticalLUTLUTcdeLUTLUTfgaecdb當前23頁，總共32頁。時序優(yōu)化（軟件優(yōu)化的作用）使不同的級數(shù)之間延時變小

N當前24頁，總共32頁。時序優(yōu)化（軟件優(yōu)化的作用）較少扇出

當前25頁，總共32頁。時序優(yōu)化（更改設計）

增加寄存器把多級組合邏輯切斷系統(tǒng)延時組成：邏輯延時，走線延時什么情況下需要這樣做：60/40法則：邏輯延時大于總延時的60%，需要切斷當前26頁，總共32頁。時序優(yōu)化（更改設計）

VHDL VerilogIF嵌套過多可能造成風險當前27頁，總共32頁。時序優(yōu)化（更改設計）

IF多層嵌套綜合結(jié)果當前28頁，總共32頁。時序優(yōu)化（更改設計）

Tclk2extTclk2int增加寄存器級數(shù)，對接口寄存器，可以放到IOB中當前29頁，總共32頁。時序優(yōu)化（更改設計）

Tclk1extTclk1int當前30頁