集成電路特定工藝第1頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》2上次課內(nèi)容第3章集成電路工藝簡介

3.1引言

3.2外延生長工藝

3.3掩模的制版工藝

3.4光刻工藝

3.5摻雜工藝

3.6絕緣層形成工藝

3.7金屬層形成工藝第2頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》3本次課內(nèi)容第4章集成電路特定工藝

4.1引言

4.2雙極型集成電路的基本制造工藝

4.3MESFET工藝與HEMT工藝

4.4CMOS集成電路的基本制造工藝

4.5BiCMOS集成電路的基本制造工藝第3頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》4所謂特定工藝，常常是指以一種材料為襯底、一種或幾種類型的晶體管為主要的有源器件；輔以一定類型的無源器件；以特定的簡單電路為基本單元；形成應用于一個或多個領域中各種電路和系統(tǒng)的工藝。

4.1引言第4頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》5特定工藝這些特定工藝包括：硅基的雙極型工藝、CMOS、BiCMOS、鍺硅HBT工藝和BiCMOS工藝，SOI材料的CMOS工藝，GaAs基/InP基的MESFET工藝、HEMT工藝和HBT工藝等。目前應用最廣泛的特定工藝是CMOS工藝。在CMOS工藝中，又可細分為DRAM工藝、邏輯工藝、模擬數(shù)字混合集成工藝，RFIC工藝等。第5頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》64.2雙極型集成電路的基本制造工藝

在雙極型集成電路的基本制造工藝中，要不斷地進行光刻、擴散、氧化的工作。典型的PN結(jié)隔離的摻金TTL電路工藝流程圖如下圖所示。第6頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》7典型PN結(jié)隔離摻金TTL電路工藝流程圖第7頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》8雙極型集成電路基本制造工藝步驟（1）襯底選擇

對于典型的PN結(jié)隔離雙極集成電路，襯底一般選用P型硅。芯片剖面如圖。第8頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》9雙極型集成電路基本制造工藝步驟（2）第一次光刻——N+隱埋層擴散孔光刻

一般來講，由于雙極型集成電路中各元器件均從上表面實現(xiàn)互連，所以為了減少寄生的集電極串聯(lián)電阻效應，在制作元器件的外延層和襯底之間需要作N+隱埋層。第9頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》10第一次光刻——N+隱埋層擴散孔光刻

從上表面引出第一次光刻的掩模版圖形及隱埋層擴散后的芯片剖面見圖。第10頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》11雙極型集成電路基本制造工藝步驟（3）外延層淀積

外延層淀積時應該考慮的設計參數(shù)主要有：外延層電阻率ρepi和外延層厚度Tepi。外延層淀積后的芯片剖面如圖。

第11頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》12雙極型集成電路基本制造工藝步驟（4）第二次光刻——P+隔離擴散孔光刻

隔離擴散的目的是在硅襯底上形成許多孤立的外延層島，以實現(xiàn)各元件間的電隔離。目前最常用的隔離方法是反偏PN結(jié)隔離。一般P型襯底接最負電位，以使隔離結(jié)處于反偏，達到各島間電隔離的目的。第12頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》13第二次光刻——P+隔離擴散孔光刻

隔離擴散孔的掩模版圖形及隔離擴散后的芯片剖面圖如圖所示。第13頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》14雙極型集成電路的基本制造工藝步驟（5）第三次光刻——P型基區(qū)擴散孔光刻

基區(qū)擴散孔的掩模版圖形及基區(qū)擴散后的芯片剖面圖如圖所示。

第14頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》15雙極型集成電路的基本制造工藝步驟（6）第四次光刻——N+發(fā)射區(qū)擴散孔光刻此次光刻還包括集電極、N型電阻的接觸孔和外延層的反偏孔。第15頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》16第四次光刻——N+發(fā)射區(qū)擴散孔光刻

N+發(fā)射區(qū)擴散孔的掩模圖形及N+發(fā)射區(qū)擴散后的芯片剖面圖如圖所示。

第16頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》17雙極型集成電路的基本制造工藝步驟（7）第五次光刻——引線接觸孔光刻

此次光刻的掩模版圖形如圖所示。

第17頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》18雙極型集成電路的基本制造工藝步驟（8）第六次光刻——金屬化內(nèi)連線光刻

反刻鋁形成金屬化內(nèi)連線后的芯片復合圖及剖面圖如圖。

第18頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》19

4.3MESFET工藝與HEMT工藝MESFET是第一代GaAs晶體管類型和工藝標識，是GaAs單片集成電路技術(shù)的基礎，現(xiàn)在是GaAsVLSI的主導工藝。HEMT工藝是最先進的GaAs集成電路工藝。MESFET和HEMT兩者的工作原理和工藝制造基礎基本相同。第19頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》20MESFET工藝下圖將示出GaAsMESFET的基本結(jié)構(gòu)。在半絕緣

(Semi-isolating，s.i.)GaAs襯底上的N型GaAs薄層為有源層。這一層可以采用液相外延(LPE)、汽相外延(VPE)或分子束外延(MBE)三種外延方法沉積形成，也可以通過離子注入形成。

第20頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》21MESFET工藝第21頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》22MESFET工藝

（1）有源層上面兩側(cè)的金屬層通常是金鍺合金,通過沉積形成,與有源層形成源極和漏極的歐姆接觸。這兩個接觸區(qū)之間的區(qū)域定義出有源器件,即MESFET的電流溝道。MESFET通常具有對稱的源漏結(jié)構(gòu)。溝道中間區(qū)域上的金屬層通常是金或合金,與有源層形成柵極的肖特基接觸。第22頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》23

MESFET工藝（2）由于肖特基勢壘的耗盡區(qū)延伸進入有源層，使得溝道的厚度變薄。根據(jù)零偏壓情況下溝道夾斷的狀況，可形成兩種類型的MESFET：增強型和耗盡型。對于增強型MESFET，由于內(nèi)在電勢形成的耗盡區(qū)延伸到有源區(qū)的下邊界，溝道在零偏壓情況下是斷開的。而耗盡型MESFET的耗盡區(qū)只延伸到有源區(qū)的某一深度，溝道為在零偏壓情況下是開啟的。第23頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》24MESFET工藝（3）在柵極加電壓，內(nèi)部的電勢就會被增強或減弱，從而使溝道的深度和流通的電流得到控制。作為控制端的柵極對MESFET的性能起著重要的作用。由于控制主要作用于柵極下面的區(qū)域，所以，柵長即柵極金屬層從源極到漏極方向上的尺寸，是MESFET技術(shù)的重要參數(shù)。常規(guī)情況下，柵長越短，器件速度越快。柵長為0.2m的MESFET的截止頻率約為50GHz。迄今為止，柵長已減小到100nm的尺度。第24頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》25MESFET工藝的效果與HEMT工藝相比，相對簡單和成熟的MESFET工藝使得光通信中高速低功率VLSI的實現(xiàn)成為可能。第25頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》26高電子遷移率晶體管（HEMT）在N型摻雜的GaAs層中，電子漂移速度主要受限于電子與施主的碰撞。要減小碰撞機會應減小摻雜濃度（最好沒有摻雜），但同時希望在晶體結(jié)構(gòu)中存在大量可高速遷移的電子，這就是高電子遷移率晶體管（HEMT）的原創(chuàng)思路。由于在晶體結(jié)構(gòu)中存在大量可高速遷移電子，HEMT早期也被稱為二維電子氣場效應管（TEGFET）。第26頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》27HEMT工藝HEMT也屬于FET的一種，它有與MESFET相似的結(jié)構(gòu)。HEMT與MESFET之間的主要區(qū)別在于有源層。第27頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》28簡單的HEMT的層結(jié)構(gòu)

第28頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》29HEMT工藝一種簡單的HEMT有如上圖所示的結(jié)構(gòu)。在s.i.GaAs襯底上，一層薄的沒有摻雜的GaAs層被一層薄（50-100nm）N摻雜的AlGaAs層覆蓋，然后在其上面，再形成肖特基柵極、源極與漏極歐姆接觸。由于AlGaAs（1.74eV）和GaAs（1.43eV）的禁帶不同，在AlGaAs層的電子將會進入沒摻雜的GaAs層，并留在AlGaAs/GaAs相結(jié)處附近，以致形成二維的電子氣（2DEG）。第29頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》30HEMT工藝根據(jù)圖結(jié)構(gòu)HEMT柵極下AlGaAs層的厚度與摻雜濃度，其類型可為增強型或耗盡型，即自然斷開和自然開啟。對器件的測量表明，相對于摻雜的MESFET層，它有更強的電子移動能力。第30頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》31HEMT的性能和發(fā)展由于HEMT的優(yōu)秀性能，這類器件近十年有了廣泛的發(fā)展。它在許多方面取得進展，如減小柵長，優(yōu)化水平和垂直結(jié)構(gòu)，改善2DEG限制結(jié)構(gòu)及原料系統(tǒng)。HEMT傳輸?shù)念l率fT隨柵長減小而增加，柵長越短則GaAs場效應管速度越快，至今先進HEMT工藝的柵長小于0.2m，實驗室水平小于0.1m，但同時要考慮光刻分辨率以及減小柵長帶來的柵極電阻增大的問題。柵長小于0.3m可考慮采用蘑菇型即T型柵極。第31頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》324.4CMOS集成電路的基本制造工藝

CMOS工藝技術(shù)是當代VLSI工藝的主流工藝技術(shù)，它是在PMOS與NMOS工藝基礎上發(fā)展起來的。其特點是將NMOS器件與PMOS器件同時制作在同一硅襯底上。

CMOS工藝技術(shù)一般可分為三類，即

P阱CMOS工藝

N阱CMOS工藝雙阱CMOS工藝第32頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》33P阱CMOS工藝

P阱CMOS工藝以N型單晶硅為襯底，在其上制作P阱。NMOS管做在P阱內(nèi)，PMOS管做在N型襯底上。P阱工藝包括用離子注入或擴散的方法在N型襯底中摻進濃度足以中和N型襯底并使其呈P型特性的P型雜質(zhì)，以保證P溝道器件的正常特性。第33頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》34P阱CMOS工藝

P阱雜質(zhì)濃度的典型值要比N型襯底中的高5~10倍才能保證器件性能。然而P阱的過度摻雜會對N溝道晶體管產(chǎn)生有害的影響，如提高了背柵偏置的靈敏度，增加了源極和漏極對P阱的電容等。第34頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》35P阱CMOS工藝

電連接時，P阱接最負電位，N襯底接最正電位，通過反向偏置的PN結(jié)實現(xiàn)PMOS器件和NMOS器件之間的相互隔離。P阱CMOS芯片剖面示意圖見下圖。第35頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》36N阱CMOS工藝

N阱CMOS正好和P阱CMOS工藝相反，它是在P型襯底上形成N阱。因為N溝道器件是在P型襯底上制成的，這種方法與標準的N溝道MOS(NMOS)的工藝是兼容的。在這種情況下，N阱中和了P型襯底，P溝道晶體管會受到過渡摻雜的影響。第36頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》37N阱CMOS工藝

早期的CMOS工藝的N阱工藝和P阱工藝兩者并存發(fā)展。但由于N阱CMOS中NMOS管直接在P型硅襯底上制作，有利于發(fā)揮NMOS器件高速的特點，因此成為常用工藝。第37頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》38N阱CMOS芯片剖面示意圖N阱CMOS芯片剖面示意圖見下圖。第38頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》39雙阱CMOS工藝

隨著工藝的不斷進步，集成電路的線條尺寸不斷縮小，傳統(tǒng)的單阱工藝有時已不滿足要求，雙阱工藝應運而生。第39頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》40雙阱CMOS工藝通常雙阱CMOS工藝采用的原始材料是在N+或P+襯底上外延一層輕摻雜的外延層，然后用離子注入的方法同時制作N阱和P阱。第40頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》41雙阱CMOS工藝使用雙阱工藝不但可以提高器件密度，還可以有效的控制寄生晶體管的影響，抑制閂鎖現(xiàn)象。第41頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》42雙阱CMOS工藝主要步驟

雙阱CMOS工藝主要步驟如下：（1）襯底準備：襯底氧化，生長Si3N4。（2）光刻P阱，形成阱版，在P阱區(qū)腐蝕Si3N4，

P阱注入。（3）去光刻膠，P阱擴散并生長SiO2。（4）腐蝕Si3N4，N阱注入并擴散。（5）有源區(qū)襯底氧化，生長Si3N4，有源區(qū)光刻和腐蝕，形成有源區(qū)版。（6）

N管場注入光刻，N管場注入。第42頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》43雙阱CMOS工藝主要步驟（7）場區(qū)氧化，有源區(qū)Si3N4和SiO2腐蝕，柵氧化，溝道摻雜（閾值電壓調(diào)節(jié)注入）。（8）多晶硅淀積、摻雜、光刻和腐蝕，形成多晶硅版。（9）

NMOS管光刻和注入硼，形成N+版。（10）

PMOS管光刻和注入磷，形成P+版。（11）硅片表面生長SiO2薄膜。（12）接觸孔光刻，接觸孔腐蝕。（13）淀積鋁，反刻鋁，形成鋁連線。第43頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》44MOS工藝的自對準結(jié)構(gòu)自對準是一種在圓晶片上用單個掩模形成不同區(qū)域的多層結(jié)構(gòu)的技術(shù)，它消除了用多片掩模所引起的對準誤差。在電路尺寸縮小時，這種有力的方法用得越來越多。有許多應用這種技術(shù)的例子，例子之一是在多晶硅柵MOS工藝中，利用多晶硅柵極對柵氧化層的掩蔽作用，可以實現(xiàn)自對準的源極和漏極的離子注入，如圖所示。

第44頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》45自對準工藝示意圖

第45頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》46自對準工藝上圖中可見形成了圖形的多晶硅條用作離子注入工序中的掩模，用自己的“身體”擋住離子向柵極下結(jié)構(gòu)（氧化層和半導體）的注入，同時使離子對半導體的注入正好發(fā)生在它的兩側(cè)，從而實現(xiàn)了自對準。而且原來呈半絕緣的多晶硅本身在大量注入后變成低電阻率的導電體。可見多晶硅的應用實現(xiàn)“一箭三雕”之功效。第46頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》474.5BiCMOS集成電路的基本制造工藝

BiCMOS工藝技術(shù)是將雙極與CMOS器件制作在同一芯片上，這樣就結(jié)合了雙極器件的高跨導、強驅(qū)動和CMOS器件高集成度、低功耗的優(yōu)點，使它們互相取長補短、發(fā)揮各自優(yōu)點，從而實現(xiàn)高速、高集成度、高性能的超大規(guī)模集成電路。第47頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》48BiCMOS工藝分類

BiCMOS工藝技術(shù)大致可以分為兩類：分別是以CMOS工藝為基礎的BiCMOS工藝和以雙極工藝為基礎的BiCMOS工藝。一般來說，以CMOS工藝為基礎的BiCMOS工藝對保證CMOS器件的性能比較有利，同樣以雙極工藝為基礎的BiCMOS工藝對提高保證雙極器件的性能有利。

第48頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》49以P阱CMOS工藝為基礎的BiCMOS工藝以P阱CMOS工藝為基礎是指在標準的CMOS工藝流程中直接構(gòu)造雙極晶體管，或者通過添加少量的工藝步驟實現(xiàn)所需的雙極晶體管結(jié)構(gòu)。下圖為通過標準P阱CMOS工藝實現(xiàn)的NPN晶體管的剖面結(jié)構(gòu)示意圖。第49頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》50標準P阱CMOS工藝實現(xiàn)的NPN晶體管的剖面結(jié)構(gòu)示意圖第50頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》51標準P阱CMOS工藝結(jié)構(gòu)特點這種結(jié)構(gòu)的缺點是：（1）由于NPN晶體管的基區(qū)在P阱中，所以基區(qū)的厚度太大，使得電流增益變??；（2）集電極的串聯(lián)電阻很大，影響器件性能；（3）NPN管和PMOS管共襯底，使得NPN管只能接固定電位，從而限制了NPN管的使用。第51頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》52以N阱CMOS工藝為基礎的BiCMOS工藝N阱CMOS-NPN體硅襯底結(jié)構(gòu)剖面圖第52頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》53N阱CMOS工藝為基礎的BiCMOS工藝

N阱CMOS工藝為基礎的BiCMOS工藝與以P阱CMOS工藝為基礎的BiCMOS工藝相比，優(yōu)點包括：（1）工藝中添加了基區(qū)摻雜的工藝步驟，這樣就形成了較薄的基區(qū)，提高了NPN晶體管的性能；第53頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》54N阱CMOS工藝為基礎的BiCMOS工藝（2）制作NPN管的N阱將NPN管與襯底自然隔開，這樣就使得NPN晶體管的各極均可以根據(jù)需要進行電路連接，增加了NPN晶體管應用的靈活性。第54頁，共63頁，2023年，2月20日，星期四2023/5/8《集成電路設計基礎》55N阱CMOS工藝為基礎的BiCMOS工藝

它的缺點是：NPN管的集電極串聯(lián)電阻還是太大，影響雙極器件的驅(qū)動能力。如果以P+-Si為襯底，并在N阱下設置N+