CadenceAllegroPCB培訓(xùn)

PCB疊層設(shè)置和網(wǎng)表覆PCB設(shè)計(jì)后 Allegro環(huán)境介學(xué)習(xí)要PCBLayout

rulesandLoadrulesand checkplotsGerberdataNCdrilldatacheckplotsGerberdataNCdrilldatacleanupfor主要為了適應(yīng)不同用戶的需要，Cadence軟件包中提供了AllegroPCBDesigner、OrCADPCBDesignerStandard和OrCADPCBDesignerProfessional3種PCB設(shè)計(jì)軟件版本。（2）OrCADPCBDesigner：分為Professional和Standard版本，與啟動(dòng)AllegroPCBPrograms Release 工作界面介紹

命令執(zhí)行狀顯示當(dāng)前正執(zhí)

鼠標(biāo)所在坐選取坐標(biāo)

坐標(biāo)轉(zhuǎn)換當(dāng)前工作模

實(shí)時(shí)DRC狀顯示當(dāng)前中的自定 工作界面介紹工作界面介紹3--控制面板這功能是體現(xiàn)Allegro控制操作方便性，用戶不用去每個(gè)命令的相關(guān) Find控制面板用于篩選PCB設(shè)計(jì)中可選擇的元素/對(duì)象（DesignObjectFind和快速查找元素/對(duì)象（Findby設(shè)設(shè)置查找類輸入查找對(duì)象名點(diǎn)擊Apply，所選網(wǎng)絡(luò)輸入查找對(duì)象名 Zoomby

視窗縮放還可以通過View主命鼠標(biāo)的Stroke行相 ——+R鼠標(biāo)的Stroke功能定文件Symbols或PadPadstack文件，在做symbolsLibrary文件，存packageLibrary文件，存formatLibrary文件，存mechanicalLibrary文件，存flashLibrary文件，存shapeLibrary文件，存module輸出的包含NCdrillScriptmacroView Allegro環(huán)境學(xué)習(xí)要Setup->Design 對(duì)于TextShapeRouteMfg

ted格點(diǎn)顯示控 打開格點(diǎn)設(shè) ：設(shè)定精度，即小數(shù)位數(shù)LongNameSize：設(shè)定字符的長(zhǎng)度LeftX：圖紙左下角的橫坐標(biāo)值 輸入的XY坐標(biāo)處

Allegro中的層Class是定義好的，用戶可以通過“Setup->Subclass”來建立新的or... y–

ChangeSubclassStippleStack布局/布線區(qū)域 打過孔區(qū)域等Board y&My y 輸 名File->Script點(diǎn)擊選擇之前錄好 文點(diǎn)擊 用戶參數(shù)Setup–>UserNext參數(shù)描Open用于PCB視圖的是否 的轉(zhuǎn)換快捷鍵設(shè)在軟件令窗口中輸入置成zoomin，設(shè)置方法如PgUpzoomin，按回車鍵。成zoomin。一些常用令都設(shè)置成注意：用這種方法創(chuàng)建的快捷鍵是不能保存的，可以在創(chuàng)同時(shí)錄 ， 方式保存快捷鍵 焊盤制學(xué)習(xí)要使用PadDesigner焊盤結(jié)anti-thermaldrill負(fù)熱風(fēng)焊 正熱風(fēng)焊疇，定義為FlashSymbolSetup->User使用PadDesignerStart–Programs–Cadence–Release16.5–PCBEditorUtilities–PadPadDesigner分為兩 ，Parameters和Layers。 用于設(shè)置寸單位和通孔類焊盤的鉆孔參數(shù)； 用于設(shè)置焊盤各層的信息設(shè)置鉆孔參使用PadDesigner設(shè)置焊盤類焊盤瀏定義焊盤形狀和尺使用PadDesigner thermal anti-層信息

使用PadDesigner使用PadDesigner

使用PadDesigner加載焊盤庫(kù)路Setup->User 元件封學(xué)習(xí)要在AllegroPCBDesignerAllegro中的Package元件封裝符號(hào)（如，dip14，soic14，R0603，C0805等等。Mechanical電路板機(jī)械符號(hào)。（如，outline裝機(jī)螺孔，等等。Format就是關(guān)于板子的Logo，assembly等等的注解Shape是用來定義特殊的padFlash((formatformat

Silk

創(chuàng)建元件封裝步添加

定義 電路板學(xué)習(xí)要1創(chuàng)建電路板機(jī)械符號(hào)（Mechanical2創(chuàng)建電路板機(jī)械符via典型viapackagepackagemountingroute坐標(biāo)輸入法繪制外框

“Linear設(shè)置約束區(qū)域（PackageKeepin/Route(offset50packagepackage(offset70mounting保存符電路板的組成要AllegroAllegro

cross–section創(chuàng)建Board將創(chuàng)建好的電路板機(jī)械符號(hào)導(dǎo)入進(jìn)來：選擇“ce 學(xué)習(xí)要PCB疊層導(dǎo)入網(wǎng)Tools->CreateFile->Import-Tools->CreateFile->Import- 約束規(guī)學(xué)習(xí)要約束管理 約束設(shè)置方法：1確定約束類型2創(chuàng)建約束3約束創(chuàng)建區(qū)約束類約束類SamenetSamenet創(chuàng)建1 4分配

分配23.14

分配212312312Constraint創(chuàng)建選擇“Shape在option面板中設(shè)置關(guān)參數(shù)ConstraintRegion的可見 約束驅(qū)動(dòng)布局布

間距規(guī)NetClasstoNetClass電氣約束---線長(zhǎng)控制分配約約束驅(qū)動(dòng)布局布“Setup->UserPreferences”，在分析模式 ysisAllegro中屬性””23

布 EditCommandsfor Alt ModifyUpdateSymbolsandCreatelibrarypartsfromyourdesign布局12123 56(psmpath,設(shè)置手動(dòng)布ce->Manually已擺放元件以表示布局后對(duì)元件的基

快速布按區(qū)域擺放元 為元件添加ROOM創(chuàng)建ROOM創(chuàng)建ROOM

將元件擺放到指定ROOMCapture和Allegro的交互布Capture和Allegro的交互布在原理圖中選擇某元件，在PCB中會(huì)同 元件，會(huì)同時(shí)在理圖中選中此元布局模式下的元件在布局模式下（cementEdit），不用去選擇“ce->Manually”，在Option執(zhí)行AltSymbol（須在cementEdit模式下Altcement cementReplication是指布局的復(fù)用，在設(shè)計(jì)中常常有兩個(gè)或多個(gè)相同的模塊，使用cementReplication可以只對(duì)其中一個(gè)模塊（稱為seedcircuit）進(jìn)行cementReplication功能在cementEdit選中所有seed“cereplicate

，右鍵選擇“ce 飛線的顯示與隱 y–ShowRats y–BlankRats

OfSwapFunctionSwapPinSwap功Updatingcece–UpdatefromthelibraryUpdating 下拉菜單中選擇“Modifydesign輸出符號(hào) 布學(xué)習(xí)要設(shè)置添加連接3 布線命令下的Option控制 ceetch：替換舊有走線No過孔的選 設(shè)置盲埋BubbleWorkingLayer 走線基本操作-- 走線基本操作--DelayRoute->Delaytuneor走線基本操作--Custom 走線基本操作-- 鼠標(biāo)點(diǎn)擊要?jiǎng)h除的網(wǎng)絡(luò)，右鍵選擇“Ripupetch”Cut

自動(dòng)布DifferentialLogic->AssignDifferential創(chuàng)建差分 34差分約束說明GatherControl：包括Ingore和Include兩個(gè)選項(xiàng)Thislengthis

IncludeORthistotalGather差分約束說明StaticPhaseTolerance：用于設(shè)置差分對(duì)中兩根信號(hào)走線可允許的長(zhǎng)度LengthofLengthofnetLengthofnet差分約束說明MinMinLine MinLineSpacing的值必須小于PrimaryGap（NeckGap）減去(-)Tolerance的值。差分約束說明PrimaryGap：差分對(duì)兩根信內(nèi)側(cè)邊PrimaryLineWidth：差分走線

PrimaryPrimaryLine差分約束說明NeckNeckPrimarySeparation差分約束PrimarySeparationTolerance：可允許的gap的偏0.2。則在進(jìn)行布線時(shí)PrimaryGap的可允許范圍為7.8-8.1mil之間PrimaryPrimarySeparationplus(+))

DiagonalDiagonal2布線優(yōu)化理Linesmoothing：走線平滑Centerlinesbetweenpads：走線居中Improvelineentryintopads：優(yōu)化走線進(jìn)入ViaLineCentering

Grid走線移動(dòng)的最小距相鄰焊盤的中心間走線到走線的間距走線到相鄰焊盤間距相ImproveLine

OddLine

Converting 覆學(xué)習(xí)要正負(fù)底片的

PCB

設(shè)置覆銅參數(shù)Shape->GlobalDynamicSolidVerticalHorizontalDiag_PosDiag_Neg

設(shè)置覆銅參數(shù)Snapon設(shè)置覆銅參數(shù)設(shè)置覆銅參數(shù)ShapeShape 編輯銅Add分割銅 Add–LinetotheAnti-etch1

Edit– ne–Create;EnterNet2

Nametheand

NametheNetand

Lesson11PCB設(shè)計(jì)后學(xué)習(xí)要選擇“Renameallcomponents”對(duì)所有元件進(jìn)行重命名。如果不選擇“Renameallcomponents”，

2選擇“Logic->AutoRename3選擇“Logic->AutoRename“Textedit”，在彈出的 反向標(biāo)注GatePinAY BReferenceDesignator反向標(biāo)File–Export–生成報(bào)Tools– Tools–Quick y-Waiving

創(chuàng)建絲印1調(diào)整文本位置：選擇“Edit->Move”或，在Find控制面板中只勾3修改文本大?。哼x擇“Edit->Change”命令，在Find控制面板中只勾選TextManufacture->NC->NC成的NCDrill文件有