8.1概述一、數(shù)字系統(tǒng)的實現(xiàn)方法：SSI、MSI、LSI----模塊化設(shè)計方法專用集成電路（ASIC）——能把所設(shè)計的數(shù)字系統(tǒng)做成一片大規(guī)模集成電路，體積小、重量輕、功耗低，可靠性高?？删幊踢壿嬈骷≒LD）PROMPLAPALGAL低密度可編程邏輯器件（LDPLD）EPLDCPLDFPGA高密度可編程邏輯器件（HDPLD）可編程邏輯器件（PLD）按集成密度分二、可編程邏輯器件分類基于與／或陣列結(jié)構(gòu)的器件（PROM、PLA、PAL、GAL、CPLD、EPLD）基于門陣列結(jié)構(gòu)的器件（FPGA）熔絲和反熔絲編程；如：Actel的FPGA器件SRAM；如：Xilinx的FPGA器件UVEPROM；大多數(shù)的EPLD器件EEPROM器件；GAL、CPLD器件按編程工藝分按結(jié)構(gòu)分三、PLD的一般結(jié)構(gòu)表一

四種PLD電路的結(jié)構(gòu)特點

類型

與陣列

或陣列

輸出方式PROM固定可編程TS,OCFPLA可編程可編程TS,OC，H,LPAL可編程固定TS,I/O,寄存器GAL可編程固定可編程四、PLD電路慣用畫法PLD的互補輸出緩沖器PLD的三態(tài)輸出緩沖圖PLD的與門表示法PLD的或門表示法×PLD的與門缺省表示法8.2*現(xiàn)場可編程邏輯陣列（FPLA）

現(xiàn)場可編程邏輯陣列FPLA由可編程的與邏輯陣列和可編程的或邏輯陣列以及輸出緩沖器組成一、FPLA與ROM的比較1）電路結(jié)構(gòu)極為相似，都是由一個與邏輯陣列、一個或邏輯陣列和輸出緩沖器組成。2）ROM的與邏輯陣列是固定的，而FPLA的與邏輯陣列是可編程的。3）ROM的與邏輯陣列將輸入變量的全部最小項都譯出了，而FPLA的與邏輯陣列只產(chǎn)生所需要的少得多的乘積項。PROM的基本結(jié)構(gòu)FPLA的基本結(jié)構(gòu)8.3可編程陣列邏輯（PAL）

一、PAL的特點

PAL器件由可編程的與邏輯陣列、固定的或邏輯陣列和輸出電路三部分組成。它采用雙極型工藝制作，熔絲編程方式。

二、PAL的基本電路結(jié)構(gòu)

三、PAL的五種輸出電路結(jié)構(gòu)1)專用輸出結(jié)構(gòu)

a.其輸出端是一個與或門、與或非門或者是互補輸出結(jié)構(gòu)；

b.其共同特點是所有設(shè)置的輸出端只能用作輸出使用；

c.該結(jié)構(gòu)的PAL器件只能用來產(chǎn)生組合邏輯函數(shù)。

2)可編程輸入/輸出結(jié)構(gòu)

輸出端是一個具有可編程控制端的三態(tài)緩沖器，控制端由與邏輯陣列的一個乘積項給出。同時。輸出端有經(jīng)過一個互補輸出的緩沖器反饋回與邏輯陣列。

3)寄存器輸出結(jié)構(gòu)

a.該結(jié)構(gòu)在輸出三態(tài)緩沖器和與-或邏輯陣列的輸出之間串進了由D觸發(fā)器組成的寄存器。同時，觸發(fā)器的狀態(tài)又經(jīng)過互補輸出的緩沖器反饋回與邏輯陣列的輸入端。

b.該結(jié)構(gòu)不僅可以存儲與或邏輯陣列的輸出的狀態(tài)，而且能很方便的組成各種時序邏輯電路。

四、PAL的應(yīng)用用PAL16R4實現(xiàn)四位循環(huán)碼計數(shù)器（P320）五、PAL器件使用時的優(yōu)缺點PAL選定芯片型號后，其輸出結(jié)構(gòu)就選定；PAL有20多種不同的型號可供用戶使用；PAL器件的出現(xiàn)為數(shù)字電路的研制工作和小批量產(chǎn)品的生產(chǎn)提供了很大的方便；PAL采用的是雙極型熔絲工藝，只能一次性編程；PAL輸出方式是固定的，不能重新組態(tài)，因而編程靈活性較差。8.4通用陣列邏輯（GAL）

一、GAL的特點1、GAL采用電可擦除的CMOS（E2CMOS）工藝制造，可反復(fù)多次編程；2、GAL采用可編程的輸出邏輯宏單元OLMC（OutputLogicMacroCell），輸出組態(tài)靈活，具有很強的通用性；3、

GAL具有加密功能。二、GAL的電路結(jié)構(gòu)1、常用的GAL器件有GAL16V8和GAL22V10兩種系列，它們的結(jié)構(gòu)基本相同；2、GAL16V8有一個32*64位的可編程與邏輯陣列；3、GAL16V8有8個輸出邏輯宏單元(OLMC)；4、10個輸入緩沖器，8個三態(tài)輸出緩沖器和8個反饋/輸入緩沖器；5、32列表示有16個輸入變量，64行表示有64個乘積項，共有2048個可編程點；6、組成“或”邏輯陣列的8個或門分別包含于8個OLMC中，每一個OLMC固定連接8個乘積項，不可編程。

三、GAL的輸出邏輯宏單元（OLMC）

1、OLMC中的或門完成或操作，有8個輸入端，固定接收來自“與”邏輯陣列的輸出，或門輸出端只能實現(xiàn)不大于8個乘積項的與-或邏輯函數(shù)；2、或門的輸出信號送到一個受XOR（n)信號控制的異或門，完成極性選擇，當(dāng)XOR（n)=0時，異或門輸出與輸入（或門輸出）同相，當(dāng)XOR（n）=1時，異或門輸出與輸入反相；3、OLMC中的四個多路選擇器分別是輸出數(shù)據(jù)選擇器OMUX、乘積項數(shù)據(jù)選擇器PTMUX、三態(tài)數(shù)據(jù)選擇器TSMUX和反饋數(shù)據(jù)選擇器FMUX，它們在控制信號AC0和AC1（n）的作用下，可實現(xiàn)不同的輸出電路結(jié)構(gòu)形式。

四、OLMC的五種工作模式OLMC在SYN，AC0，AC1(n)的控制下，可以重新組態(tài)，即可以工作在五種不同模式下：專用輸入模式專用組合輸出模式帶反饋的組合輸出模式時序邏輯的組合輸出模式寄存器輸出模式SYN為0或1用以決定被組態(tài)的OLMC是時序或組合邏輯電路，AC0，AC1(n)用以控制OLMC的電路結(jié)構(gòu)，AC0是所用OLMC共用的，而AC1（n）則是每OLMC個單獨具有的。1）SYN=1，AC0=0，AC1(n)=1時，OLMC（n）的電路結(jié)構(gòu)為專用輸入模式，是組合邏輯電路。此時，引腳1和11可作普通數(shù)據(jù)輸入端使用，輸出三態(tài)緩沖器為禁止態(tài)而使相應(yīng)的I/O端不能作輸出只能作輸入端使用，并且該輸入信號需經(jīng)鄰級OLMC的FMUX反饋回“與”邏輯陣列輸入。需要注意的是，由GAL16V8的結(jié)構(gòu)圖可見，OLMC（15）和OLMC（16）因無FMUX相連，故不能作專用輸入模式，即101模式。2）SYN=1，AC0=0，AC1(n)=0時，OLMC（n）的電路結(jié)構(gòu)為專用組合輸出模式，是組合邏輯電路。此時，引腳1和11可作普通數(shù)據(jù)輸入端使用，輸出三態(tài)緩沖器處于工作狀態(tài)，輸出始終允許，異或門的輸出經(jīng)OMUX送到三態(tài)緩沖器。因為三態(tài)緩沖器是一個反相器，所以XOR（n)=0時輸出的組合邏輯函數(shù)為低電平有效，當(dāng)XOR（n)=1時為高電平有效。當(dāng)相鄰OLMC的AC1（m)也為0時，F(xiàn)MUX接地，沒有反饋信號，相應(yīng)的I/O端只能作純組合輸出而不能作反饋輸入使用。3)SYN=1，AC（0）=1，AC1(n)=1時，OLMC（n）的電路結(jié)構(gòu)為帶反饋的組合輸出模式。引腳1和11可作普通數(shù)據(jù)輸入端使用，輸出三態(tài)緩沖器由第一乘積項控制，并且三態(tài)緩沖器的輸出信號又反饋回“與”邏輯陣列的輸入。在111模式下，只要有一個OLMC工作在111模式，則8個OLMC必然全工作在111模式；圖8-17中所示的OLMC（19）和OLMC（12），為維持與PAL器件JEDEC熔絲圖的完全兼容，要用代替AC（0），用SYN代替AC1（n)，故OLMC（19）和OLMC（12）的輸出不能反饋回“與邏輯陣列”。4）SYN=0，AC（0）=1，AC1(n)=0時，OLMC（n）的電路結(jié)構(gòu)為寄存器輸出模式，是時序邏輯電路。引腳1是時鐘信號CK輸入端，引腳11是公共三態(tài)控制信號的輸入端；異或門的輸出送D觸發(fā)器寄存，D觸發(fā)器的Q端輸出，送到三態(tài)輸出緩沖器，同時端經(jīng)FMUX反饋回“與”邏輯陣列輸入，三態(tài)輸入緩沖器由11腳外加的信號控制，所有（8個）都可工作在此寄存器輸入的010模式下。5）SYN=0，AC（0）=1，AC1(n)=1時，OLMC（n）的電路結(jié)構(gòu)為時序邏輯的組合輸出模式。此時，異或門的輸出直接送往輸出三態(tài)緩沖器，輸出三態(tài)緩沖器由第一乘積項控制，而I/O（n）信號經(jīng)FMUX反饋回“與邏輯陣列”。須注意的是，工作在011模式的OLMC不能單獨存在，必須和寄存器輸出的010模式的OLMC共存于一片GAL芯片中，也就是說，工作在011模式的OLMC是時序邏輯電路中的組合邏輯部分，此時1腳仍是時鐘信號CK輸入端，11腳也是公共三態(tài)控制信號輸入端，但CK和是供給其他工作在010模式下的OLMC使用的。與邏輯陣列與邏輯陣列電子標(biāo)簽電子標(biāo)簽保留地址空間結(jié)構(gòu)控制字...整體擦除保留加密單元行地址0313233596061626382位630五、GAL的編程32位乘積項禁止4位XOR(n)1位

SYN8位AC1(n)1位

AC04位XOR(n)32位乘積項禁止PT63-PT3212-1512-