一種無引線的三維異構(gòu)集成結(jié)構(gòu)及其制造方法與流程引言集成電路(IntegratedCircuit,IC)技術(shù)是現(xiàn)代電子工業(yè)的基礎(chǔ)，其優(yōu)越的性能、小型化和高集成度等特點在現(xiàn)代電子技術(shù)中得到了廣泛應(yīng)用。隨著信息社會的發(fā)展，對于IC的性能要求越來越高，如需快速傳輸大量數(shù)據(jù)，IC的頻率和帶寬需要越來越高。同時，手機、平板、筆記本電腦、汽車電子等電子產(chǎn)品對IC的體積和功耗要求越來越低。為滿足這些需求，IC逐漸發(fā)展為三維異構(gòu)電路(3DHeterogeneousIntegrationCircuit)，可以在不同工藝節(jié)點組合多種芯片，形成更高性能、更緊湊的電路。然而，目前3DIC技術(shù)中還存在許多制造難題，其中之一就是引線(Wire)的可靠性問題。針對這個問題，本篇文檔提出了一種無引線的三維異構(gòu)集成結(jié)構(gòu)，并介紹了其制造方法和流程。一種無引線的三維異構(gòu)集成結(jié)構(gòu)這種無引線的三維異構(gòu)集成結(jié)構(gòu)包括三層芯片：最上層芯片、中間層芯片和底層芯片，各層芯片之間通過一種新型的硅基互聯(lián)層連接。圖示如下：-----------

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|第三層|

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|第二層|

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|第一層|

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-----------其中，第一層和第三層芯片的器件尺寸更小，最上層芯片和中間層芯片的器件尺寸和布局比較復(fù)雜。硅基互聯(lián)層是一種多層硅相互垂直連接的新型互聯(lián)層。它可以實現(xiàn)芯片垂直互聯(lián)，無需銅線。相比之前的Cu/Ti引線，硅基互聯(lián)層具有更小的線徑、更小的電容和電感、更短的延遲時間和更低的耗能。本方案采用硅基互聯(lián)層，可以大大降低引線帶來的可靠性問題和功耗損耗。同時，由于無需銅線，從而避免了線寬度縮小帶來的制造困難。無引線三維異構(gòu)集成結(jié)構(gòu)的制造方法和流程無引線三維異構(gòu)集成結(jié)構(gòu)的制造方法和流程如下：將第一層芯片和第三層芯片分別在它們各自的晶圓上通過傳統(tǒng)的CMOS工藝加以制造。這兩個芯片需要采用不同的工藝節(jié)點，以實現(xiàn)不同的器件尺寸。將中間層芯片在它的晶圓上通過傳統(tǒng)的CMOS工藝加以制造。中間層芯片需要和底層芯片以及硅基互聯(lián)層進行相對定位，以便于進行后續(xù)的互聯(lián)。在第一層芯片的表面上，通過干法腐蝕和低溫沉積等工藝，制造出硅基互聯(lián)層的第一層(V1)。這一層的最大作用是使底層芯片和中間層芯片進行電連接。將底層芯片放置在硅基互聯(lián)層第一層(V1)的頂部。底層芯片的焊盤與V1上的金屬層焊接。然后用晶片間封裝材料將其封裝在一起。在第二層中間芯片的頂部，制造出另一層硅基互聯(lián)層的第二層(V2)。V2上的金屬層與中間層芯片的器件連接。將中間層芯片放置在硅基互聯(lián)層的第二層(V2)上。中間層芯片的焊盤與V2上的金屬層焊接。用晶片間封裝材料將其封裝在一起。在最上層芯片的表面，制造出硅基互聯(lián)層的第三層(V3)。最上層的芯片通過它們器件之間的連線，連接到第三層硅基互聯(lián)層上，以實現(xiàn)相互的電連接。最后，將最上層芯片放置在硅基互聯(lián)層的第三層(V3)上。最上層芯片的焊盤與V3上的金屬層焊接。用晶片間封裝材料將其封裝在一起。整個制造過程中需要使用多種先進的工藝和設(shè)備，如干法腐蝕機、低溫沉積機、光刻機、電子束光刻機等。結(jié)論本文提出了一種無引線的三維異構(gòu)集成結(jié)構(gòu)及其制造方法和流程。和傳統(tǒng)的3DIC技術(shù)相比，這種結(jié)構(gòu)具有更好的可靠性、更小的功耗、更高的頻