１項(xiàng)目構(gòu)成的基本原理1。1、UＡＲT簡(jiǎn)介UAＲT（UｎivｅrｓaｌAｓynchronｏusReceｉｖｅrTｒansｍiｔter通用異步收發(fā)器)是一種應(yīng)用廣泛的短距離串行傳輸接口。常常用于短距離、低速、低成本的通訊中。８2５０、825１、ＮＳ１64５0等芯片都是常見的UＡRT器件.基本的UART通信只需要兩條信號(hào)線(RXD、TXD）就可以完成數(shù)據(jù)的相互通信，接收與發(fā)送是全雙工形式。TXD是UAＲＴ發(fā)送端,為輸出；RXＤ是ＵART接收端，為輸入。1．2、UＡRＴ的基本特點(diǎn)(1）在信號(hào)線上共有兩種狀態(tài)，可分別用規(guī)律1（高電平）和規(guī)律0(低電平)來區(qū)分。在發(fā)送器空閑時(shí)，數(shù)據(jù)線應(yīng)該保持在規(guī)律高電平狀態(tài).（2)起始位(StarｔＢｉｔ):發(fā)送器是通過發(fā)送起始位而開頭一個(gè)字符傳送，起始位使數(shù)據(jù)線處于規(guī)律０狀態(tài)，提示接受器數(shù)據(jù)傳輸即將開頭.（3）數(shù)據(jù)位（DataＢits）：起始位之后就是傳送數(shù)據(jù)位.數(shù)據(jù)位一般為8位一個(gè)字節(jié)的數(shù)據(jù)（也有６位、7位的情況）,低位(ＬＳＢ)在前，高位（MＳB)在后.（４）校驗(yàn)位(paｒitｙＢit）:可以認(rèn)為是一個(gè)特殊的數(shù)據(jù)位.校驗(yàn)位一般用來推斷接收的數(shù)據(jù)位有無錯(cuò)誤,一般是奇偶校驗(yàn)。在使用中,該位常常取消。(５）停止位：停止位在最后，用以標(biāo)志一個(gè)字符傳送的結(jié)束,它對(duì)應(yīng)于規(guī)律1狀態(tài)。(6）位時(shí)間：即每個(gè)位的時(shí)間寬度。起始位、數(shù)據(jù)位、校驗(yàn)位的位寬度是全都的，停止位有0。5位、1位、１。５位格式,一般為１位.（7)幀:從起始位開頭到停止位結(jié)束的時(shí)間間隔稱之為一幀。８）波特率:UAＲＴ的傳送速率,用于說明數(shù)據(jù)傳送的快慢。在串行通信中，數(shù)據(jù)是按位進(jìn)行傳送的,因此傳送速率用每秒鐘傳送數(shù)據(jù)位的數(shù)目來表示,稱之為波特率.如波特率96０0＝960０bｐs（位/秒)。UARＴ的數(shù)據(jù)幀格式為如圖1所示圖1:UART的數(shù)據(jù)幀格式?２項(xiàng)目實(shí)現(xiàn)的基本原則2．１、ＦＰＧＡUAＲT系統(tǒng)組成如圖2所示：圖２：FＰＧＡUAＲT系統(tǒng)組成FＰＧAＵＡRＴ由三個(gè)子模塊組成：(１）波特率發(fā)生器；（2）接收模塊;（3）發(fā)送模塊；２。2、波特率發(fā)生器波特率發(fā)生器實(shí)際上就是一個(gè)分頻器.可以依據(jù)給定的系統(tǒng)時(shí)鐘頻率(晶振時(shí)鐘)和要求的波特率算出波特率分頻因子，算出的波特率分頻因子作為分頻器的分頻數(shù)。波特率分頻因子可以依據(jù)不同的應(yīng)用需要更改。２。3、UAＲT接收器由于串行數(shù)據(jù)幀和接收時(shí)鐘是異步的，由規(guī)律１轉(zhuǎn)為規(guī)律0可以被視為一個(gè)數(shù)據(jù)幀的起始位。然而，為了避開毛刺影響，能夠得到正確的起始位信號(hào)，必必要求接收到的起始位在波特率時(shí)鐘采樣的過程中至少有一半都是屬于規(guī)律０才可認(rèn)定接收到的是起始位.由于內(nèi)部采樣時(shí)鐘ｂclk周期(由波特率發(fā)生器產(chǎn)生）是發(fā)送或接收波特率時(shí)鐘頻率的16倍，所以起始位需要至少８?jìng)€(gè)連續(xù)bcｌk周期的規(guī)律0被接收到，才認(rèn)為起始位接收到,接著數(shù)據(jù)位和奇偶校驗(yàn)位將每隔16個(gè)bclk周期被采樣一次（即每一個(gè)波特率時(shí)鐘被采樣一次).如果起始位的確是1６個(gè)bcｌk周期長(zhǎng)，那么接下來的數(shù)據(jù)將在每個(gè)位的中點(diǎn)處被采樣。圖３：UAＲT接收器的接收狀態(tài)機(jī)R＿SＴART狀態(tài)：當(dāng)UＡＲT接收器復(fù)位后,接收狀態(tài)機(jī)將處于這一個(gè)狀態(tài)。在此狀態(tài),狀態(tài)機(jī)始終在等待RＸＤ的電平跳轉(zhuǎn),從規(guī)律1變?yōu)橐?guī)律0，即起始位，這意味著新的一幀ＵＡＲＴ數(shù)據(jù)幀的開頭，一旦起始位被確定,狀態(tài)機(jī)將轉(zhuǎn)入R＿ＣEＮTＥＲ狀態(tài).狀態(tài)圖中的RＸD_ＳYNC信號(hào)是ＲXＤ的同步信號(hào)，由于在進(jìn)行規(guī)律１或規(guī)律0推斷時(shí)，不盼望檢測(cè)的信號(hào)是不穩(wěn)定的，所以不直接檢測(cè)RXＤ信號(hào)，而是檢測(cè)經(jīng)過同步后的ＲXD_SYＮC信號(hào)。R_CＥNTER狀態(tài)：對(duì)于異步串行信號(hào),為了使每一次都檢測(cè)到正確的位信號(hào),而且在較后的數(shù)據(jù)位檢測(cè)時(shí)累計(jì)誤差較小，顯然在每位的中點(diǎn)檢測(cè)是最為抱負(fù)的。在本狀態(tài)，就是由起始位求出每位的中點(diǎn),通過對(duì)ｂcｌk的個(gè)數(shù)進(jìn)行計(jì)數(shù)(ＲＣNＴ16),但計(jì)數(shù)值不是想當(dāng)然的“1０００”,要考慮經(jīng)過一個(gè)狀態(tài),也即經(jīng)過了一個(gè)ｂｃlｋ周期，所盼望得到的是在采樣時(shí)1/２位。另外,可能在R＿ＳTAＲT狀態(tài)檢測(cè)到的起始位不是真正的起始位,可能是一個(gè)偶然消滅的干擾尖脈沖（負(fù)脈沖)。這種干擾脈沖的周期是很短的，所以可以認(rèn)為保持規(guī)律0超過１/4個(gè)位時(shí)間的信號(hào)肯定是起始位。R＿ＷAＩＴ狀態(tài):當(dāng)狀態(tài)機(jī)處于這一狀態(tài)，等待計(jì)滿15個(gè)bclｋ，在第1６個(gè)bｃlk是進(jìn)入R＿ＳAＭPLE狀態(tài)進(jìn)行數(shù)據(jù)位的采樣檢測(cè),同時(shí)也推斷是否采集的數(shù)據(jù)位長(zhǎng)度已達(dá)到數(shù)據(jù)幀的長(zhǎng)度(FＲAMELEN）,如果到來，就說明停止位來臨了。ＦRAＭELＥN在設(shè)計(jì)時(shí)是可更改的（使用了Geｎeric），在本設(shè)計(jì)中默認(rèn)為8，即對(duì)應(yīng)的UART工作在８位數(shù)據(jù)位、無校驗(yàn)位格式。Ｒ_ＳＡMPLＥ狀態(tài):即數(shù)據(jù)位采樣檢測(cè)，完成后無條件狀態(tài)機(jī)轉(zhuǎn)入Ｒ_WＡIＴ狀態(tài)，等待下次數(shù)據(jù)位的到來。R_STＯP狀態(tài)：無論停止位是１還是1．５位，或是2位,狀態(tài)機(jī)在Ｒ_ＳTOP不簡(jiǎn)略檢測(cè)RＸD,只是輸出幀接收完畢信號(hào)（REC＿DONE〈＝‘1’），停止位后狀態(tài)機(jī)轉(zhuǎn)回到R＿START狀態(tài)，等待下一個(gè)幀的起始位2．4、ＵAＲT發(fā)送器發(fā)送器只要每隔1６個(gè)bclｋ周期輸出1個(gè)數(shù)據(jù)即可，次序遵循第１位是起始位,第8位是停止位。在本設(shè)計(jì)中沒有校驗(yàn)位,但只要轉(zhuǎn)變Geneｒｉc參數(shù)FrameLｅn，也可以加入校驗(yàn)位，停止位是固定的１位格式。圖4:發(fā)送狀態(tài)機(jī)的狀態(tài)圖X_IDＬＥ狀態(tài):當(dāng)ＵＡＲT被復(fù)位信號(hào)復(fù)位后，狀態(tài)機(jī)將立刻進(jìn)入這一狀態(tài)。在這個(gè)狀態(tài)下，UART的發(fā)送器始終在等待一個(gè)數(shù)據(jù)幀發(fā)送命令XMIT_ＣＭＤ。XＭIＴ_CMD＿Ｐ信號(hào)是對(duì)ＸＭIT_CMＤ的處理，XMIT_ＣMD_Ｐ是一個(gè)短脈沖信號(hào)。這時(shí)由于XMＩT_CMD是一個(gè)外加信號(hào),在FＰGＡ之外，不行能對(duì)XMIT＿ＣMD的脈沖寬度進(jìn)行限制,如果XMIT_ＣMＤ有效在UART發(fā)完一個(gè)數(shù)據(jù)幀后仍然有效,那么就會(huì)錯(cuò)誤地被認(rèn)為，一個(gè)新的數(shù)據(jù)發(fā)送命令又到來了，ＵARＴ發(fā)送器就會(huì)再次啟動(dòng)ＵAＲT幀的發(fā)送，顯然該幀的發(fā)送是錯(cuò)誤的.在此對(duì)XMIT＿CMD進(jìn)行了脈沖寬度的限定,XMIＴ_CＭD_Ｐ就是一個(gè)處理后的信號(hào)。當(dāng)ＸMIＴ＿CMD_P=‘１',狀態(tài)機(jī)轉(zhuǎn)入X_SＴAＲT，籌備發(fā)送起始位。X_ＳＴART狀態(tài)：在這個(gè)狀態(tài)下,ＵＡRT的發(fā)送器一個(gè)位時(shí)間寬度的規(guī)律０信號(hào)至TXD,即起始位。緊接著狀態(tài)機(jī)轉(zhuǎn)入X_ＷAIT狀態(tài)。XＣNＴ16是bclk的計(jì)數(shù)器X_WAIT狀態(tài):同ＵAＲT接收狀態(tài)機(jī)中的R＿WAIT狀態(tài)類似。X_SHＩFＴ狀態(tài)：當(dāng)狀態(tài)機(jī)處于這一狀態(tài)時(shí)，實(shí)現(xiàn)待發(fā)數(shù)據(jù)的并串轉(zhuǎn)換。轉(zhuǎn)換完成立即回到Ｘ_WAＩＴ狀態(tài)。X_ＳTOＰ:停止位發(fā)送狀態(tài)，當(dāng)數(shù)據(jù)幀發(fā)送完畢,狀態(tài)機(jī)轉(zhuǎn)入該狀態(tài)，并發(fā)送16個(gè)bclk周期的規(guī)律１信號(hào)，即1位停止位。狀態(tài)機(jī)送完停止位后回到X_IＤLE狀態(tài)，并等待另一個(gè)數(shù)據(jù)幀的發(fā)送命令。2．5芯片的選擇1．QuartusII軟件２．AｌterａCyｃloneⅡEP2C８Ｑ208C8N3。ＥＭ17１５A(chǔ)穩(wěn)壓電源

3程序設(shè)計(jì)3。１頂層程序libｒａrｙIEEE;ｕsｅＩEEE.STD＿ＬOGIＣ_1１６４．ALL；uｓｅIＥＥＥ.STD_LＯGIC_ARIＴH。AＬＬ;useＩＥEE。SＴD_ＬＯGIC_UＮSＩGＮED.ALL；eｎｔitytopｉsPort（cｌｋ32mhz,ｒesｅt,ｒxｄ,xmiｔ＿ｃmd_p_iｎ:instｄ_ｌogiｃ;－—總的輸入輸出信號(hào)的定義?rｅc＿reaｄy,txd_oｕｔ,tｘｄ＿ｄｏne_out:ｏutｓｔd_logic；txdbuf＿in：inｓｔd_loｇic_vecｔｏr（7ｄowntｏ0)；—－待發(fā)送數(shù)據(jù)輸入??reｃ_buｆ:ouｔstd_ｌｏｇiｃ_vｅctoｒ(7ｄｏｗnto0））；－—接收數(shù)據(jù)緩沖ｅndtoｐ；ａｒcｈｉtecｔureＢehavｉoｒａｌofｔopiｓcomｐｏｎeｎtrecieveｒＰort(bｃｌｋr，ｒｅsｅｔr,ｒｘdr：inｓtｄ_ｌogiｃ;?ｒ＿reaｄy:outｓtd＿logｉc;??ｒｂuf：oｕｔｓtd_logｉc＿ｖeｃtor(７ｄｏwntｏ0））;ｅndcｏmpoｎenｔ；cｏｍponｅnttranｓferPoｒt(ｂｃlｋt,resetｔ,xｍit_cｍd＿p:iｎsｔｄ＿lｏgｉc;?txdbｕｆ：inｓｔd_loｇic_vector(7ｄoｗntｏ0）；? txd：ouｔstｄ_ｌogic；??txｄ_dｏne：outstd_ｌogic);endｃoｍｐonent;ｃoｍponｅｎtbａudＰort（clｋ,ｒesetｂ:instd＿lｏgｉc；?bcｌk：ouｔsｔｄ＿logic)；ｅndcｏmpoｎｅnt;sigｎalb：std_logiｃ；beginu000000000000０00０000０00000０0０000００0０0００000００000０0００00000000００0０0０00０0００00００00０0000００0000０0０0000０000００00０００００000０00０0０0０0００000000000000０0００0０0０0０0000０00000000０００000000０00000０000０００0０00０00００000０00000０00０00００000０0０000000０000１：ｂａudportｍap(cｌk=〉clｋ３2mhz，reseｔb=>rｅseｔ,bcｌｋ＝>b）;—－頂層映射u２：recievｅｒportｍaｐ（bclｋr=>b，rｅsetr＝〉rｅseｔ，ｒxｄｒ=＞rｘｄ,r_readｙ=＞rec_rｅady,rbuf=>ｒｅc_bｕf）；ｕ3：tranｓfeｒｐorｔmap（ｂcｌkｔ=＞ｂ,reseｔt＝>reset,xmit_ｃｍd_ｐ＝〉ｘmit_cｍd_p_in,txｄｂuf=＞txｄbｕf_in，txd＝＞txｄ＿ouｔ，txd_doｎe=>txd_done＿ｏut)；endBehaｖｉoraｌ;3．２波特率發(fā)生器程序lｉbrarｙIEＥＥ；ｕｓeIEEＥ．STＤ_ＬＯGＩC_1164.AＬL；usｅIEＥE.STＤ_ＬＯGＩC_ＡRＩTH.AＬL；uｓeIEEＥ．STD_LOGIC_UNＳＩGNED.ＡＬＬ；ｅntitybauｄisPort（ｃlk，rｅsetb：iｎｓｔd_loｇic;?bclk：oｕtsｔd＿ｌｏｇic）；enｄbauｄ；ａrcｈｉtectuｒeBｅhavioraｌofbａｕｄｉsbｅgｉnpｒoｃess(ｃlｋ,reseｔb）variａblecｎｔ：iｎｔeｇer;bｅginifreseｔb＝’1’thencnｔ：=0；bclｋ<=＇0';--復(fù)位elｓifｒisｉｎｇ_edｇe(clｋ)tｈeｎifcnt〉＝２０8thｅncnt：＝0;bclk<＝’１’;--設(shè)置分頻系數(shù) eｌsecｎｔ：＝cnt+１；ｂｃｌk〈＝'0’；?eｎｄif;endif;enｄｐrｏcｅsｓ;ｅndＢｅhａvｉorａｌ；3。2UAＲＴ發(fā)送器程序libraryＩEEE;ｕsｅIEEE.STＤ＿LOＧIＣ＿1164。AＬＬ;usｅIEEE。ＳTＤ_LOGIＣ_ＡRITＨ．ALL;useＩEEＥ．STＤ＿ＬＯGＩC_UNSIGNED.ALL;eｎtiｔyｔrａｎsfeｒisｇeneric（ｆramleｎt：iｎｔeｇｅr:=8）；Pｏrt(bclｋt,reｓeｔt,xmiｔ_ｃmｄ_ｐ：iｎstｄ_ｌogic;－—定義輸入輸出信號(hào)?txdbuｆ:iｎstd_ｌoｇic_veｃtoｒ（7doｗnto0）：="11001０10＂;??ｔxｄ：outsｔd_ｌogiｃ；??ｔｘd_ｄｏne:outｓtd_ｌoｇｉc);enｄtraｎsｆｅr；aｒcｈiｔｅctureBeｈaｖｉｏraloftransfeｒiｓｔypｅstａt(yī)eｓis(x_idlｅ，ｘ_start，ｘ＿waiｔ，x＿ｓｈifｔ,ｘ＿stop）；－-定義個(gè)子狀態(tài)siｇnａｌstate：ｓtateｓ:=x_iｄle；ｓiｇｎaltｃｎｔ:ｉｎteｇer:＝0；bｅgｉnｐroceｓs（ｂｃｌkt,reｓeｔt,xmit_ｃmd_ｐ,ｔxdｂｕｆ）-—主控時(shí)序、組合進(jìn)程ｖariablｅxcnt16：ｓｔd＿logｉc_vｅcｔoｒ（4ｄowｎｔｏ０）：=”0000０＂；—－定義中間變量varｉaｂｌｅｘｂitcnt:ｉｎteｇｅｒ:＝0;vａｒｉablｅtｘｄs：ｓtd_lｏｇic;beｇｉniｆreｓett=＇1'thenstaｔｅ〈=x_ｉｄlｅ；txｄ＿dｏｎe＜=＇0'；txdｓ:=＇１’；-—復(fù)位ｅｌsifrｉsing_ｅdｇe(bcｌkt）tｈencaseｓtateis?ｗhenx_ｉｄｌe=＞--狀態(tài)1,等待數(shù)據(jù)幀發(fā)送命令ifxmｉt_cmd＿p＝＇1’thｅｎstate〈=x_staｒｔ； ｔxd_donｅ〈＝'０＇；?? ?elsｅｓtate〈=x_ｉdle； ? ｅｎｄiｆ；wｈeｎx_sｔaｒｔ=>-—狀態(tài)2，發(fā)送信號(hào)至起始位ifｘcnｔ16>="０1１1１"ｔhenstate〈=ｘ_waｉt;xcnｔ16:="0０00０＂；elｓｅxcnt16:＝xcｎt1６＋１;tｘｄｓ:=’0’；ｓtatｅ〈=x＿stａrt;eｎdｉf;whenｘ_wａit=〉－－狀態(tài)3,等待狀態(tài)ｉｆxｃｎt16>＝"０111０＂then? ifxｂitcnt=ｆramｌenｔthensｔate〈=x＿stop；xbｉtｃｎt：＝0； ??eｌｓesｔaｔe〈=x＿shift;???enｄif；???xcnt1６:＝”0０00０＂；??elsｅｘcnt16:=xcnｔ1６+１；stａt(yī)e<=ｘ_wait；?? ｅnｄｉf；wｈｅnx_shiｆt=>ｔxdｓ:＝txｄbｕｆ(ｘbitｃｎｔ);ｘbｉtcnｔ:＝ｘbiｔcｎt+1；ｓtａt(yī)e<＝ｘ＿ｗａｉt;????-—狀態(tài)４，將待發(fā)數(shù)據(jù)進(jìn)行并串轉(zhuǎn)換whｅnx_sｔop=>—-狀態(tài)5,停止位發(fā)送狀態(tài)ifxcnt16〉="01１１１＂ｔheｎ? ?ｉｆxｍit＿cmd＿p='０＇thenstａｔe＜=ｘ_idle;xcｎt１6：=”0０0００"; ? elseｘｃｎt16：=ｘcnｔ１6;ｓｔａt(yī)e〈＝x_ｓtoｐ; ?enｄif；txｄ＿ｄone<=’1';???eｌsexｃnt１6：=xｃnt16+1;ｔxds:='１’;sｔaｔe＜＝x_stoｐ; ?endｉf;?ｗhenotheｒs＝〉sｔａt(yī)e＜=x_idle；ｅndｃasｅ;? ｅnｄｉf；ｔxｄ〈=txds；endpｒｏceｓs；eｎdBehaｖioraｌ;３.３ＵARＴ接收器程序lｉbｒaryIEＥＥ;useIEEＥ．SＴD＿LＯGIＣ＿11６４.ALL;uｓeIEＥＥ．STD_LOGＩC＿AＲITH。ALL；useIEEＥ．STD＿ＬOGIC_ＵNSIGNＥD.ＡＬＬ;ｅｎｔｉtｙreciｅｖerｉｓｇeneｒiｃ（ｆｒａmｌｅｎｒ：inｔｅger：=8); Port（ｂclkr，rｅsetr，ｒxdr:ｉnstd＿loｇiｃ；－—定義輸入輸出信號(hào) ｒ＿ready:oｕtｓtd＿ｌｏgic；??ｒbuf：ｏutｓtd＿logic_ｖecｔor(７dｏwnto0））;endrecievｅr；aｒchiｔeｃｔureBeｈaｖｉｏralｏfｒeｃiｅｖerｉstypesｔatｅsｉs(r_sｔart，r_center,r_wait，r_sａmple，ｒ＿ｓtop）；—－定義各子狀態(tài)ｓigｎａlstate：stａt(yī)eｓ：=ｒ＿sｔarｔ；signａｌｒｘｄ_sｙnc：stｄ_logｉc;bｅgiｎpｒo1：procesｓ（rxdr)ｂｅgｉnifrxdｒ=＇0'tｈｅnrｘｄ_ｓynｃ〈='0’；ｅｌserxd_synｃ<='1＇；ｅnｄif;ｅnｄprｏｃｅss；pro2:proceｓｓ（ｂclkr，ｒｅｓeｔｒ,ｒxｄ_ｓｙnc）-—主控時(shí)序、組合進(jìn)程vaｒiａblecount：sｔd＿lｏgic_vector（3ｄowｎｔo0）；——定義中間變量variaｂlercｎt:iｎteｇｅr：＝0;vaｒｉaｂｌｅrｂuｆｓ：stｄ_lｏｇic_vector（7ｄｏwnto0）;bｅｇinifreｓetr＝'１＇tｈenstate〈＝r_ｓtａrt；count:=＂0000"；－—復(fù)位elsifriｓｉnｇ_edge（ｂclkｒ)thenｃａseｓｔａt(yī)eｉs ｗｈenr＿staｒt＝＞--狀態(tài)1,等待起始位iｆrxd_syｎc＝’0’theｎｓtａt(yī)ｅ<＝r＿ｃeｎｔeｒ；r＿ｒeａdｙ<=’0’；ｒcnｔ：=0；???eｌsesｔatｅ＜=ｒ_start；ｒ_ready〈='０';???ｅndiｆ;whenr＿cｅｎｔｅr=>—－狀態(tài)2，求出每位的中點(diǎn)ifrxｄ_syｎc=＇0'ｔhｅn? ?ｉｆcoｕｎt＝"0100"tｈｅｎｓtatｅ<＝ｒ＿wａｉｔ;ｃｏunｔ:=＂00０0"；eｌｓecoｕnｔ:=ｃoｕnt＋1;ｓtａｔｅ〈＝ｒ＿cenｔer；enｄｉｆ；???elsｅｓtate＜=r_ｓtａｒt;???enｄiｆ；wｈｅｎr_ｗait=＞—－狀態(tài)３,等待狀態(tài)iｆｃouｎt〉=”111０”theniｆrcnt=ｆramlｅnrtheｎstatｅ<=r_stop; ??eｌsesｔａt(yī)e〈=ｒ_sａmpｌe； ??eｎｄｉｆ；?? coｕnt：＝”00００"；??elsecｏｕnt：=cｏuｎｔ+1；sｔatｅ＜＝ｒ_wait;???eｎdｉf;wheｎr＿saｍple＝>rbufs（ｒcnｔ)：＝ｒxd＿syｎc;rcｎt：＝rcnt＋１;ｓtａｔe＜=r_wait；－—狀態(tài)４，數(shù)據(jù)位采樣檢測(cè)wｈｅnr＿stop=＞ｒ＿ready＜='１';ｒｂuf〈=rｂｕfs；sｔaｔe〈=ｒ_stａrt；--狀態(tài)4,輸出幀接收完畢信號(hào)ｗhenoｔhｅｒs＝>ｓｔate<＝ｒ_ｓtaｒｔ；eｎdcaｓe；enｄif；ｅndpｒｏｃｅss；ｅnｄBｅｈａｖｉoral；?３。4整體電路圖整個(gè)系統(tǒng)的:整體電路圖如圖5所示：圖5:系統(tǒng)的整體電路圖

４仿真4.1頂層仿真仿真波形圖如圖４所示.圖6仿真波形４．2波特率發(fā)生器仿真仿真波形如圖7所示。圖7波特率發(fā)生器的仿真波形?4.3UＡRＴ發(fā)送器仿真仿真波形如圖8所示圖8UART發(fā)送器的仿真波形４.4UＡＲＴ接收器仿真UＡRT接收器的仿真波形如圖9所示。圖9ＵARＴ接收器的仿真波形?5總結(jié)利用Ｖerilｏｇ設(shè)計(jì)的靈敏性實(shí)現(xiàn)了UAＲＴ通信功能，可以實(shí)現(xiàn)對(duì)數(shù)據(jù)的接收和發(fā)送，并可以在接收數(shù)據(jù)時(shí)對(duì)其校驗(yàn)位、停止位進(jìn)行推斷，在發(fā)送數(shù)據(jù)時(shí)可以形成完整的一幀數(shù)據(jù)格式．其接收和發(fā)送數(shù)據(jù)的時(shí)鐘有內(nèi)部波特率發(fā)生器產(chǎn)生,依據(jù)預(yù)置的分頻計(jì)系數(shù)，對(duì)外部時(shí)鐘進(jìn)行分頻，產(chǎn)生需要的接收或