QuartusII編譯與仿真之warning大解析2010年06月03日上午10:00在QuartusII下進行編譯和仿真的時候,會出現一堆warning,有的可以忽略,有的卻需要注意,雖然按F1可以了解關于該警告的幫助，但有時候幫助解釋的仍然不清楚，大家群策群力，把自己知道和了解的一些關于警告的問題都說出來討論一下,免得后來的人走彎路.下面是收集整理的一些,有些是自己的經驗,有些是網友的,希望能給大家一點幫助,如有不對的地方,請指正,1） QuartusII對代碼進行時序仿真時出現Error:Can'tcontinuetimingsimulationbecausedelayannotationinformationfordesignismissing.原因：如果只需要進行功能仿真，不全編譯也是可以進行下去的，但時序仿真就必須進行全編譯（即工具欄上的紫色實心三角符號那項）。全仿真包括四個模塊：綜合器（Synthesis）、電路裝配器（Fitter）、組裝器（Assembe）和時序分析器（TimingAnalyzer），任務窗格中會有成功標志（對號）。2） 在下載運行的時候，出現下面的錯誤：Warning:TheJTAGcableyouareusingisnotsupportedforNiosIIsystems.YoumayexperienceintermittentJTAGcommunicationfailureswiththiscable.PleaseuseaUSBBlasterrevisionB.在運行之前已經將.sof文件下載到開發(fā)板上面了，但是依然出現上面的問題。解決：在配置的時候，在run之后，進行配置，選擇targetconnection，在最后一項：NIOSIITerminalCommunicationDevice 中，要選擇none（不要是Jtag_uart）如果采用USBBlaster，可以選擇Jtag_uart。之后再run就ok了！3） Error:Can'tcompileduplicatedeclarationsofentity"count3"intolibrary"work"此錯誤一般是原理圖文件的名字和圖中一個器件的名字重復所致，所以更改原理圖文件的名字保存即可。Foundclock-sensitivechangeduringactiveclockedgeattime<time>onregister"<name>"原因:vectorsourcefile 中時鐘敏感信號（如：數據，允許端，清零，同步加載等）在時鐘的邊緣同時變化.而時鐘敏感信號是不能在時鐘邊沿變化的.其后果為導致結果不正確.措施：編輯vectorsourcefileVerilogHDLassignmentwarningat<location>：truncatedwithsize<number>tomatchsizeoftarget(<number>原因:在HDL設計中對目標的位數進行了設定，如:reg[4:0]a;而默認為32位,將位數裁定到合適的大小措施:如果結果正確,無須加以修正,如果不想看到這個警告,可以改變設定的位數Allreachableassignmentstodata_out(10)assign'0',registerremovedbyoptimization原因:經過綜合器優(yōu)化后,輸出端口已經不起作用了Following9pinshavenothing,GND,orVCCdrivingdatainport--changestothisconnectivitymaychangefittingresults原因:有9個腳為空或接地或接上了電源措施:有時候定義了輸出端口,但輸出端直接賦‘0',便會被接地,賦‘1'接電源.如果你的設計中這些端口就是這樣用的,那便可以不理會這些warningFoundpinsfunctioningasundefinedclocksand/ormemoryenables原因:是你作為時鐘的PIN沒有約束信息.可以對相應的PIN做一下設定就行了.主要是指你的某些管腳在電路當中起到了時鐘管腳的作用,比如flip-flop的elk管腳,而此管腳沒有時鐘約束,因此Quartusll把“elk”作為未定義的時鐘.措施:如果clk不是時鐘,可以加“notclock”的約束;如果是,可以在clocksetting當中加入;在某些對時鐘要求不很高的情況下,可以忽略此警告或在這里修改:Assignments>Timinganalysissettings...>lndividualeloeks...>...TimingeharaeteristiesofdevieeEPM570T144C5arepreliminary原因:因為MAXll是比較新的元件在Quartusll中的時序并不是正式版的,要等ServieePaek措施:只影響Quartus的WaveformWarning:CloeklateneyanalysisforPLLoffsetsissupportedfortheeurrentdevieefamily,butisnotenabled措施:將setting中的timingRequirements&Option-->MoreTimingSetting-->setting-->EnableCloekLateney 中的on改成OFFFoundeloekhightimeviolationat14.8nsonregister"|eounter|lpm_eounter:eount1_rtl_0|dffs[11]"原因:違反了steup/hold時間,應該是后仿真,看看波形設置是否和時鐘沿符合steup/hold時間措施:在中間加個寄存器可能可以解決問題warning:eireuitmaynotoperate.deteeted46non-operationalpathseloekedbyeloekelk44witheloekskewlargerthandatadelay原因:時鐘抖動大于數據延時,當時鐘很快,而if等類的層次過多就會出現這種問題,但這個問題多是在器件的最高頻率中才會出現扌昔施:setting-->timingRequirements&Options-->Defaultrequiredfmax小一些,如改到50MHZDesigncontains<number>inputpin(s)thatdonotdrivelogic原因:輸入引腳沒有驅動邏輯(驅動其他引腳),所有的輸入引腳需要有輸入邏輯措施:如果這種情況是故意的,無須理會,如果非故意,輸入邏輯驅動.Warning:Foundclockhightimeviolationat8.9nsonnode'TEST3.CLK'原因:FF中輸入的PLS的保持時間過短措施:在FF中設置較高的時鐘頻率Warning:Found10node(s)inclockpathswhichmaybeactingasrippleand/orgatedclocks--node(s)analyzedasbuffer(s)resultinginclockskew原因:如果你用的CPLD只有一組全局時鐘時,用全局時鐘分頻產生的另一個時鐘在布線中當作信號處理，不能保證低的時鐘歪斜(SKEW)會造成在這個時鐘上工作的時序電路不可靠,甚至每次布線產生的問題都不一樣.措施:如果用有兩組以上全局時鐘的FPGA芯片,可以把第二個全局時鐘作為另一個時鐘用,可以解決這個問題.Critical Warning:Timingrequirementswerenotmet.SeeReportwindowfordetails.原因:時序要求未滿足,措施:雙擊CompilationReport-->TimeAnalyzer--> 紅色部分(如clocksetup:'clk' 等)-->左鍵單擊listpath,查看fmax的SLACKREPOR再根據提示解決,有可能是程序的算法問題Can'tachieveminimumsetupandholdrequirement<text>along<number>path(s).SeeReportwindowfordetails.原因:時序分析發(fā)現一定數量的路徑違背了最小的建立和保持時間,與時鐘歪斜有關,一般是由于多時鐘引起的措施:利用CompilationReport-->TimeAnalyzer--> 紅色部分(如clockhold:'clk'等),在slack中觀察是holdtime為負值還是setuptime為負值,然后在:Assignment-->AssignmentEditor-->To 中增加時鐘名(fromnodefinder),AssignmentName中增加和多時鐘有關的Multicycle和MulticycleHold選項,如holdtime為負,可使Multicyclehold的值>multicycle,如設為2和1.15:Can'tanalyzefile--fileE://quartusii/*/*.vismissing原因:試圖編譯一個不存在的文件,該文件可能被改名或者刪除了措施:不管他,沒什么影響Warning:Can'tfindsignalinvectorsourcefileforinputpin|whole|clk10m原因:因為你的波形仿真文件(vectorsourcefile)中并沒有把所有的輸入信號(inputpin)加進去,對于每一個輸入都需要有激勵源的Error:Can'tnamelogicscfifo0ofinstance"inst"--hassamenameascurrentdesignfile原因:模塊的名字和project的名字重名了措施:把兩個名字之一改一下,一般改模塊的名字Warning:Usingdesignfilelpm_fifo0.v,whichisnotspecifiedasadesignfileforthecurrentproject,butcontainsdefinitionsfor1designunitsand1entitiesinprojectInfo:Foundentity1:lpm_fifo0原因：模塊不是在本項目生成的,而是直接copy了別的項目的原理圖和源程序而生成的,而不是用QUARTU將文件添加進本項目措施：無須理會,不影響使用Timingcharacteristicsofdevice<name>arepreliminary原因：目前版本的QuartusII只對該器件提供初步的時序特征分析措施：如果堅持用目前的器件,無須理會該警告.關于進一步的時序特征分析會在后續(xù)版本的Quartus得到完善.TimingAnalysisdoesnotsupporttheanalysisoflatchesassynchronouselementsforthecurrentlyselecteddevicefamily原因：用analyze_latches_as_synchronous_elementssetting可以讓QuarutsII來分析同步鎖存,但目前的器件不支持這個特性措施：無須理會.時序分析可能將鎖存器分析成回路.但并不一定分析正確.其后果可能會導致顯示提醒用戶：改變設計來消除鎖存器Warning：Foundxxoutputpinswithoutoutputpinloadcapacitanceassignment原因：沒有給輸出管教指定負載電容措施：該功能用于估算TCO和功耗,可以不理會,也可以在AssignmentEditor中為相應的輸出管腳指定負載電容,以消除警告Warning：Found6node(s)inclockpathswhichmaybeactingasrippleand/orgatedclocks--node(s)analyzedasbuffer(s)resultinginclockskew原因：使用了行波時鐘或門控時鐘,把觸發(fā)器的輸出當時鐘用就會報行波時鐘,將組合邏輯的輸出當時鐘用就會報門控時鐘措施：不要把觸發(fā)器的輸出當時鐘,不要將組合邏輯的輸出當時鐘,如果本身如此設計,則無須理會該警告Warning(10268)：VerilogHDLinformationatlcd7106.v(63)：AlwaysConstructcontainsbothblockingandnon-blockingassignments原因：一個always模塊中同時有阻塞和非阻塞的賦值Warning:Can'tfindsignalinvectorsourcefileforinputpin|whole|clk10m原因：這個時因為你的波形仿真文件(vectorsourcefile)中并沒有把所有的輸入信號(inputpin)加進去，對于每一個輸入都需要有激勵源的25Warning:OutputpinsarestuckatVCCorGND如果正是希望某些輸出被固定置高電平或低電平或者無所謂，就不用管它，否則請檢查代碼。這樣的輸出其實沒有什么意義.26.Warning(10208):honoredfull_casesynthesisattribute-differencesbetweendesig