VHDL基礎(chǔ)第三章3.1硬件描述語言概述VHDL:VHSIC(VeryHighSpeedIntegratedCircuit)HDLHDL：HardwareDescribeLangaugeVHDL具有與具體硬件電路無關(guān)和與設(shè)計(jì)平臺無關(guān)的特性，并且具有良好的電路行為描述和系統(tǒng)描述的能力；學(xué)習(xí)HDL的幾點(diǎn)重要提示1.了解HDL的可綜合性問題HDL可以用來系統(tǒng)仿真和硬件實(shí)現(xiàn)。如果程序只用于仿真，那么幾乎所有的語法和編程方法都可以使用。但如果我們的程序是用于硬件實(shí)現(xiàn)（例如：用于FPGA設(shè)計(jì)），那么我們就必須保證程序“可綜合”（程序的功能可以用硬件電路實(shí)現(xiàn)）。

學(xué)習(xí)HDL的幾點(diǎn)重要提示2.用硬件電路設(shè)計(jì)思想來編寫HDL

學(xué)好HDL的關(guān)鍵是充分理解HDL語句和硬件電路的關(guān)系。編寫HDL，就是在描述一個(gè)電路，我們寫完一段程序以后，應(yīng)當(dāng)對生成的電路有一些大體上的了解，而不能用純軟件的設(shè)計(jì)思路來編寫硬件描述語言。學(xué)習(xí)HDL的幾點(diǎn)重要提示3.語法掌握貴在精30%的基本HDL語句就可以完成95%以上的電路設(shè)計(jì)，很多生僻的語句并不能被所有的綜合軟件所支持，在程序移植或者更換軟件平臺時(shí)，容易產(chǎn)生兼容性問題，也不利于其他人閱讀和修改。建議多用心鉆研常用語句，理解這些語句的硬件含義。3.1.1組合電路描述entity

mux21a

isport(a,b:

in

bit;

s:

in

bit;

y:

out

bit);end;architecture

one

of

mux21a

isbegin

y<=a

when

s='0'

else

b;end;3.1.2

VHDL結(jié)構(gòu)實(shí)體：描述了電路器件的外部情況和各信號端口的基本性質(zhì)。entity

mux21a

isport(a,b:

in

bit;

s:

in

bit;

y:

out

bit);end;實(shí)體名實(shí)體名是標(biāo)識符，可以由設(shè)計(jì)者自定，好的實(shí)體名應(yīng)該體現(xiàn)器件的基本功能。3.1.2

VHDL結(jié)構(gòu)端口語句：用來描述電路的端口及端口信號的性質(zhì)。port(

a,b

:

in

bit

;

s

:

in

bit

;

y

:

out

bit

);端口信號名可以自定義。端口信號名端口模式數(shù)據(jù)類型限定了數(shù)據(jù)對象的取值范圍和數(shù)值類型，即對其傳輸或存儲的數(shù)據(jù)做明確界定。數(shù)據(jù)類型端口模式用于定義端口上數(shù)據(jù)流動的方向。3.1.2

VHDL結(jié)構(gòu)可綜合的端口模式有4種：（1）IN——輸入端口；（2）OUT——輸出端口；（3）INOUT——雙向端口；（4）BUFFER——緩沖端口；3.1.2

VHDL結(jié)構(gòu)數(shù)據(jù)類型BIT：取值范圍是邏輯位‘1’和‘0’；可以參與邏輯運(yùn)算或算數(shù)運(yùn)算；bit_vector(1downto0);axmuxcbds23.1.2

VHDL結(jié)構(gòu)結(jié)構(gòu)體的一般表達(dá)式如下：architecture<結(jié)構(gòu)體名>of<所對應(yīng)實(shí)體名>is[說明語句]

begin功能描述語句end;3.1.2

VHDL結(jié)構(gòu)architectureoneofmux21aisbegin y<=awhens='0'else b;end;賦值符號<=表示輸入端口a的數(shù)據(jù)向輸出端口y傳輸；數(shù)據(jù)比較符由“=”連接的表達(dá)式的數(shù)據(jù)類型是BOOLEAN類型，其取值分別為TRUE和FALSE。3.1.2

VHDL結(jié)構(gòu)條件信號賦值語句：when_else賦值目標(biāo)<=表達(dá)式when賦值條件

else

表達(dá)式when賦值條件

else

……

表達(dá)式；

y<=awhen(s=“00”)else bwhen(s=“01”)else cwhen(s=“10”)else d;aycbdsmux2注意

1、條件測試具有順序性；2、各賦值條件可以同時(shí)成立；3、至少有一個(gè)ELSE，即至少是兩分支；3.1.2

VHDL結(jié)構(gòu)選擇信號賦值語句：with_select_whenwith 選擇表達(dá)式 select賦值目標(biāo)<=表達(dá)式when 選擇值，

表達(dá)式when 選擇值，

……,

表達(dá)式when 選擇值;

with sselect y<=awhen “00”, bwhen “01”,

cwhen “10”, dwhen others;aymuxcbds2注意

1、條件測試不分先后；2、各賦值條件不能重復(fù)；3、不允許存在條件涵蓋不全的現(xiàn)象；上機(jī)練習(xí)：分別用when_else語句和with_select_when語句實(shí)現(xiàn)4選1數(shù)據(jù)選擇器，要求完成設(shè)計(jì)輸入、編譯和仿真。仿真時(shí)注意輸入信號波形編輯的原則是a、b、c、d有所不同，兩個(gè)選擇輸入端按00、01、10、11四種情況出現(xiàn)即可。請啟動Tools→RTLViewer觀察不同語句所對應(yīng)電路結(jié)構(gòu)有何不同；注意事項(xiàng)：1、新建文件時(shí)，選擇vhdlfile選項(xiàng)；2、保存文件時(shí)，文件名必須和實(shí)體名一致；with_select_whenwhen_else問題已經(jīng)學(xué)了哪兩個(gè)語句，其基本格式如何？有什么區(qū)別？實(shí)現(xiàn)四選一數(shù)據(jù)選擇器時(shí)硬件邏輯電路是否相同？3.1.3簡單信號賦值語句

賦值目標(biāo)<=表達(dá)式；entity

mux21a

isport(a,b,s:

in

bit;

y:

out

bit);end;architecture

one

of

mux21a

issignald,e:bit;begin

d<=a

and(not

s);e<=bands; y<=dore;end;賦值符號兩側(cè)的數(shù)據(jù)類型必須一致！3.1.4邏輯操作符運(yùn)算符功能AND與OR或NAND與非NOR或非XOR異或XNOR同或NOT非3.1.5if語句architecture

one

of

mux21a

isbegin

ifs=‘0’theny<=a;

elsey<=b;

end

if;

end;architecture

one

of

mux21a

isbegin

process(a,b,s) begin

ifs=‘0’theny<=a;

elsey<=b;

end

if;

endprocess;

end;3.1.5if語句If語句的結(jié)構(gòu)（1）：If條件句then順序語句;else順序語句;endif;這是一個(gè)兩分支結(jié)構(gòu)，包含了所有可能的條件，是完整條件語句；3.1.5if語句If語句的結(jié)構(gòu)（2）：If條件句then順序語句;elsIf條件句then順序語句;elsIf條件句then順序語句;……else順序語句;endif;這是一個(gè)多分支結(jié)構(gòu)，包含了所有可能的條件，是完整條件語句；3.1.6組合電路和完整條件語句賦值目標(biāo)<=表達(dá)式when賦值條件

else

表達(dá)式when賦值條件

else

……

表達(dá)式；with選擇表達(dá)式 select賦值目標(biāo)<=表達(dá)式when 選擇值

表達(dá)式when 選擇值

……

表達(dá)式when others；組合電路都是由完整條件語句構(gòu)成的！3.1.7進(jìn)程語句進(jìn)程的基本格式：[進(jìn)程標(biāo)號：]PROCESS[(敏感信號表)][IS]

<說明區(qū)>

BEGIN

<順序語句>

ENDPROCESS[進(jìn)程標(biāo)號];敏感信號敏感信號是這樣的信號：它的變化可以啟動進(jìn)程。通常要求將進(jìn)程中的所有輸入信號都放入敏感信號表中。上機(jī)練習(xí)：If條件句then順序語句;elsIf條件句then順序語句;elsIf條件句then順序語句;……else順序語句;endif;用上面結(jié)構(gòu)實(shí)現(xiàn)4選1數(shù)據(jù)選擇器，要求完成設(shè)計(jì)輸入、編譯和仿真，并思考該語句是不是完整條件語句。請啟動Tools→RTLViewer觀察對應(yīng)電路結(jié)構(gòu)的特點(diǎn)，跟以前的練習(xí)比較，與哪個(gè)語句實(shí)現(xiàn)的電路結(jié)構(gòu)相同；3.2時(shí)序電路的描述時(shí)序電路是數(shù)字邏輯中必不可少的組成部分，下面以典型的時(shí)序元件D觸發(fā)器為例來說明時(shí)序電路的VHDL規(guī)則，從而得出時(shí)序電路描述的一般規(guī)律和設(shè)計(jì)方法。3.2.1

D觸發(fā)器實(shí)體描述：entity

dff1

isport(d:

in

bit;

clk:

in

bit;

q:

out

bit);end;3.2.1

D觸發(fā)器entity

dff1

isport(d:

in

std_logic;

clk:

in

std_logic;

q:

out

std_logic);end;libraryieee;useieee.std_logic_1164.all;entity

dff1

isport(d:

in

std_logic;

clk:

in

std_logic;

q:

out

std_logic);end;3.2.1

D觸發(fā)器標(biāo)準(zhǔn)邏輯位數(shù)據(jù)類型：STD_LOGICTYPEBITIS(‘0’,’1’);--只有兩種取值TYPESTD_LOGICIS(‘U’,’X’,’0’,’1’,’Z’,’W’,’L’,’H’,’-’);涉及庫和標(biāo)準(zhǔn)程序包LIBRARYWORK;LIBRARYSTD;USESTD.STANDARD.ALL;LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;STD_LOGIC數(shù)據(jù)類型在數(shù)字器件中實(shí)現(xiàn)的只有其中的4~5種值，即’X’,’0’,’1’,’Z’，其他值通常不可綜合。3.2.1

D觸發(fā)器結(jié)構(gòu)體描述：請敘述D觸發(fā)器的功能。當(dāng)時(shí)鐘脈沖CLK的上升沿到來時(shí)，輸入端D的值賦給輸出端Q。上升沿的表達(dá)方法是：CLK’EVENTANDCLK=‘1’EVENT叫做信號屬性函數(shù)，其用法是：<信號名>’ENENT含義是：信號的取值在一個(gè)極小時(shí)間段內(nèi)發(fā)生變化。3.2.1

D觸發(fā)器architecture

one

of

dff1

isbegin

if

clk'event

and

clk='1'

then

q<=d;

endif;

end;architecture

one

of

dff1

isbegin

process(d,clk)

begin

if

clk'event

and

clk='1'

then

q<=d;

endif;

endprocess;end;完整條件語句？3.2.1

D觸發(fā)器（圖）3.2.1

D觸發(fā)器architecture

one

of

dff1

issignalq1:std_logic;begin

process(d,clk)

begin

if

clk'event

and

clk='1'

then

q1<=d;

endif;

endprocess;q<=q1;end;3.2.1

D觸發(fā)器3.2.1

D觸發(fā)器信號定義和數(shù)據(jù)對象格式：signal

信號名:數(shù)據(jù)類型;內(nèi)部節(jié)點(diǎn)信號的定義位置： architecture

one

of

dff1

is signalq1:std_logic; begin

……定義q1的目的是為了在設(shè)計(jì)更大的電路時(shí)使用由此引入的節(jié)點(diǎn)。3.2.1

D觸發(fā)器