數(shù)字邏輯課程實驗報告實驗名稱門電D觸發(fā)器與8位計數(shù)器的設計實驗人姓名同組人姓名 實驗時間 成 績 、實驗內容帶復位的D觸發(fā)器（邊沿觸發(fā)）；8位計數(shù)器的設計；（具有異步清0和同步計數(shù)功能）、實驗原理帶復位的D觸發(fā)器（邊沿觸發(fā)）系統(tǒng)輸入輸出確定3個輸入reset、d、elk（脈沖），2個輸出q、qb2.真值表resetdclkqqb00上升沿0110上升沿0111上升沿10電路圖VHDL程序源代碼LIBRARYieee;useieee.std_logic_1164.all;entityDCFisport(clk,d:instd_logic;reset:instd_logic;q,qb:outstd_logic);endDcf;architecturertlofDefisbeginprocess(clk)beginif(clk'eventandclk='1')thenif(reset='0')thenq〈='O'；qb〈='l';elseq<=d;qb<=notd;endif;endif;endprocess;endrtl;8位計數(shù)器的設計1、 系統(tǒng)輸入輸出確定4個輸入clk,r,s,en,1個輸出co,q即可作為輸入也可以是輸出。2、 真值表r1000sd100elkd上升沿上升沿dendd10q000計數(shù)加1q100q200q300保持不變q400q500q600q7003、電路圖4、VHDL程序源代碼LIBRARYieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityjsqisport(clk,r,s,en:instd_logic;co:outstd_logic;q:bufferstd_logic_vector(7downto0));endjsq;architecturertlofjsqisbeginprocess(clk,r)beginif(r二’l')thenq〈=(others=>'0');elsif(clk'eventandclk='1')thenif(s='1')thenq〈=(others=>'0');elsif(en='l')thenq〈=q+l；elseq<=q；endif;endif;

endprocess;co〈二T'whenq="111111111"anden='1'else'O';endrtl;三、測試及分析D觸發(fā)器仿真波形qbresetqbreset8位計數(shù)器仿真波形elkrB1B1sB011enB01qB000000C00000000 X00000001X00000010X00000011X00000100X00000101X00000110X00000111X00001000X0000100-q[7]B0-q[6]B0-q[5]B0-q[4]B0-q[3]Ei0-q[2]Ei01ii-q[l]Ei0111-q[0]B011111111coB0