./成績評定表學生郝曉鵬班級學號1103060129專業(yè)通信工程課程設計題目四位二進制加法計數(shù)器評語組長簽字：成績?nèi)掌?0年月日課程設計任務書學院信息科學與工程學院專業(yè)通信工程學生郝曉鵬班級學號1103060129課程設計題目四位二進制加法計數(shù)〔缺0010001111011110實踐教學要求與任務:1、了解數(shù)字系統(tǒng)設計方法。2、熟悉VHDL語言及其仿真環(huán)境、下載方法。3、熟悉Multisim仿真環(huán)境。4、設計實現(xiàn)四位二進制加計數(shù)〔缺0010001111011110工作計劃與進度安排:第一周：熟悉Multisim及QuartusII環(huán)境,練習數(shù)字系統(tǒng)設計方法。包括采用觸發(fā)器設計和超高速硬件描述語言設計,體會自上而下、自下而上設計方法的優(yōu)缺點第二周：1.在QuartusII環(huán)境中仿真實現(xiàn)四位二進制加計數(shù)〔缺0100010110011010。2.在Multisim環(huán)境中仿真實現(xiàn)四位二進制加計數(shù),缺〔0100010110011010,并通過虛擬儀器驗證其正確性。指導教師：201年月日專業(yè)負責人：201年月日學院教學副院長：201年月日摘要本文采用在MAXPLUSⅡ環(huán)境中用VHDL語言實現(xiàn)四位二進制加法計數(shù)〔缺0010001111011110,在仿真器上顯示結果波形,并下載到目標芯片上,在實驗箱上觀察輸出結果。在Multisim環(huán)境中仿真實現(xiàn)四位二進制加法計數(shù)器〔缺0010001111011110,并通過虛擬儀器驗證其正確性。關鍵詞：MAXPLUSⅡ環(huán)境；VHDL語言；四位二進制加計數(shù)；Multisim環(huán)境.目錄HYPERLINK一.課程設目的1HYPERLINK二.課設題目實現(xiàn)框圖 1 2三.實現(xiàn)過程 1HYPERLINK 3HYPERLINK1.VHDL 1 13HYPERLINK1.1建立工程 1 13HYPERLINK1.2VHDL源程序 63HYPERLINK1.3編譯及仿真過程 83HYPERLINK1.4引腳鎖定及下載 113HYPERLINK1.5仿真結果分析 113HYPERLINK2.電路設計 12 5HYPERLINK2.1設計原理 1232HYPERLINK.2基于Multisim的設計電路圖 143HYPERLINK2.3邏輯分析儀顯示的波形 153HYPERLINK2.4仿結果分析 153HYPERLINK四.設計體會 16 9五.HYPERLINK參考文獻 17 22.一課程設計目的〔1熟悉Multisim環(huán)境及QuartusⅡ環(huán)境,練習數(shù)字系統(tǒng)設計方法,包括采用觸發(fā)器設計和超高速硬件描述語言設計,體會自上而下、自下而上設計方法的優(yōu)缺點?！?在QuartusⅡ環(huán)境中用VHDL語言實現(xiàn)四位二進制加計數(shù)器<缺0010001111011110>的建立,在仿真器上顯示結果波形,并下載到目標芯片上,在實驗箱上觀察輸出結果?！?在Multisim環(huán)境中仿真實現(xiàn)四位二進制加計數(shù)器<缺0010001111011110>的建立,并通過虛擬儀器驗證其正確性。二課設題目實現(xiàn)框圖在本課程設計中,四位二進制加計數(shù)用四個CP下降沿觸發(fā)的JK觸發(fā)器實現(xiàn),其中有相應的跳變,即跳過了0010001111011110四個狀態(tài),這在狀態(tài)轉(zhuǎn)換圖中可以清晰地顯示出來。圖2狀態(tài)轉(zhuǎn)換圖三實現(xiàn)過程1.VHDL1.1建立工程啟動QUARTUS后的界面如圖3-1所示,首先需要創(chuàng)建一個工程,具體操作過程如下：圖3-1 QUARTUS軟件的啟動界面點擊File–>NewProjectWizard創(chuàng)建一個新工程,系統(tǒng)顯示如圖3-2；圖3-2工程創(chuàng)建向?qū)У膯⑹柬?〔2點擊Next,為工程選擇存儲目錄、工程名稱、頂層實體名等,如圖3-3所示；圖3-3輸入工程名稱、存儲目錄〔3點擊Next,若目錄不存在,系統(tǒng)可能提示創(chuàng)建新目錄,如圖3-4所示,點擊"是"按鈕創(chuàng)建新目錄,系統(tǒng)顯示如圖3-5所示；圖3-4提示是否創(chuàng)建新文件夾〔4系統(tǒng)提示是否需要加入文件,在此不添加任何文件,點擊Next,進入設備選擇對話框,如圖3-6,這里選中實驗箱的核心芯片CYCLONE系列FPGA產(chǎn)品EP1C6Q240C8；圖3-5提示是否添加文件圖3-6芯片型號選擇點擊Next,系統(tǒng)顯示如圖3-7,提示是否需要其他EDA工具,這里不選任何其他工具；〔6點擊Next后,系統(tǒng)提示創(chuàng)建工程的各屬性總結,若沒有錯誤,點擊Finish,工程創(chuàng)建向?qū)⑸梢粋€工程,這時軟件界面如圖3-8,在窗口左側顯示出設備型號和該工程的基本信息等。圖3-7提示是否利用其他EDA設計工具圖3-8工程闡述匯總1.2VHDL源程序〔1點擊File->New創(chuàng)建一個設計文件,選擇設計文件的類型為VHDLFile系統(tǒng)顯示如圖3-9,點擊OK,系統(tǒng)顯示如圖3-10,窗口右側為VHDL的編輯窗口；圖3-9創(chuàng)建一個設計文件圖3-10新建的一個VHDL源文件的編輯窗口〔2在編輯窗口中編輯以下程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;entityzs_2isPORT<cp,r:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR<3DOWNTO0>>;endzs_2;ARCHITECTUREBehavioralOFzs_2ISSIGNALcount:STD_LOGIC_VECTOR<3DOWNTO0>;BEGINPROCESS<cp,r>BEGINifr='0'thencount<="0000";elsiFcp'EVENTANDcp='1'THENifcount="0001"THENcount<="0100";elsifcount="1100"THENcount<="1111";ELSEcount<=count+1;ENDIF;endif;ENDPROCESS;q<=count;ENDBehavioral;〔3輸入程序后,存盤,如圖3-11所示：圖3-11存盤1.3編譯及仿真過程〔1點擊Processing->StartCompilation編譯該文件,系統(tǒng)將開始編譯,結束后,給出提示信息和編譯結果,如圖3-12所示：圖3-12編譯結果顯示〔2建立時序仿真文件,如圖3-9所示,選擇"VectorWaveformFile",出現(xiàn)圖3-13的界面,在Name空白處擊右鍵,Insert→InsertNodeorBus。圖3-13圖3-14在圖3-14中單擊圖3-15在圖3-15中單擊,再單擊→OK→OK,為仿真輸入賦值。如想賦值‘1’,單擊,仿真文件存盤時,文件名字必須與頂層文件同名,即zs_2,默認即可?！?單擊菜單進行仿真,仿真結果如圖3-16圖3-16圖3-17仿真波形1.4引腳鎖定及下載圖3-18引腳鎖定圖3-19引腳下載1.5仿結果分析由圖可知波形圖中由2跳到7,再由7跳到9。因為我的題目是四位二進制加法計數(shù)器<缺0011,0100,0101,0110,1000>,所以波形仿真圖波形跳變過程符合開始的設計框圖。2.電路設計2.1設計原理1.選擇觸發(fā)器選用由于JK觸發(fā)器功能齊全、使用靈活,在這里選用4個CP上升沿觸發(fā)的邊沿JK觸發(fā)器。2.求時鐘方程、狀態(tài)方程〔1求時鐘方程采用同步方案,故取CP0=CP1=CP2=CP3=CPCP是整個要設計的時序電路的輸入時鐘脈沖〔2求狀態(tài)方程由圖2所示狀態(tài)轉(zhuǎn)換圖可直接畫出如圖3-20所示的電路次Q3n+1Q2n+1Q1n+1Q0n+1的卡諾圖,再分解開便可以得到如圖3-21所示的各觸發(fā)器的卡諾圖。Q1nQ0nQ3nQ2n000111100000010010XXXXXXXX010101011010000111111111XXXX0000XXXX101001101011001011圖3-20次態(tài)Q3n+1Q2n+1Q1n+1Q0n+1的卡諾圖Q1nQ0nQ3nQ2n000111100000XX010010111X0X101111〔aQ3n+1的卡諾圖Q1nQ0nQ3nQ2n000111100001XX011101111X0X100010〔bQ2n+1的卡諾圖Q1nQ0nQ3nQ2n000111100000XX010101111X0X100101〔cQ1n+1的卡諾圖Q1nQ0nQ3nQ2n000111100010XX011001111X0X101001〔dQ0n+1的卡諾圖圖3-21各觸發(fā)器的卡諾圖根據(jù)卡諾圖進行相應化簡即得到狀態(tài)方程,如下：求驅(qū)動方程JK觸發(fā)器的特性方程為與特性方程做比較,可得2.2基于Multisim設計電路圖根據(jù)所選用的觸發(fā)器時鐘方程、輸出方程、驅(qū)動方程,便可以畫出如圖3-22所示的邏輯電路圖。圖3-22邏輯電路圖2.3邏輯分析儀顯示的波形圖3-23邏輯分析儀顯示的波形2.4仿結果分析Multisim是一種虛擬儀器,可以用來驗證電路設計的正確性。根據(jù)相關計算,得出時序電路的時鐘方程、狀態(tài)方程、驅(qū)動方程,從而選擇合適的觸發(fā)器來連接實現(xiàn)。本設計中,選用四個時鐘脈沖上升沿觸發(fā)的JK觸發(fā)器來實現(xiàn)四位二進制加法計數(shù)器。邏輯電路圖中,四個小紅燈即為顯示器,從右到左顯示時序圖中的11種狀態(tài),其中,燈亮表示"1",滅表示"0",從而達到計數(shù)的目的。由于其中缺少0010001111011110四種狀態(tài),所以在計數(shù)過程中會發(fā)生跳變,即從0001跳到0100,再從1100跳到1111,周而復始。邏輯分析儀類似于ISE環(huán)境下的波形仿真,是對計數(shù)器的另一種直觀的描述。其中,高電平表示"1",低電平表示"0",也可以對計數(shù)器的功能進行測試及檢驗。四設計體會在本次數(shù)字電路課程設計之中,我下載了QuartusII和Multisim軟件,花費許多時間回顧課本知識以及查閱資料,在兩種環(huán)境下反復進行練習。由于是第一次接觸數(shù)字電路的課程設計,所以我一開始對于相關設計過程和分析方法并不太熟練。沒有形成一種邏輯分析技巧,但經(jīng)過我反反復復的練習和計算,最終還是熟練掌握了對此的計算步驟以及設計方法,這一點很值得欣慰,通過本次數(shù)字電路課程設計,讓我對數(shù)字電路設計有了更高層次的認識和掌握,我想這對于我以后學習相關的課程以及進行類似的設計操作會有很大的幫助,為我更深一步掌握數(shù)字電路奠定了很好的基礎。在初步設計過程中,我也出現(xiàn)了各種各樣的問題,有些是由于我的粗心引起的,還有一些是因為我沒掌握好數(shù)字的相關知識,比如在設計過程中求驅(qū)動方程,由于知識掌握不扎實出了好幾次錯誤,但通過我不懈的努力和耐心的練習,最終求出了驅(qū)動方程,畫出了邏輯電路圖并且測試成功,還較好地掌握了數(shù)字電路的知識,并且很快完成了數(shù)字電路課程設計,順利的通過了考核。由此,我體會到,對于數(shù)字電路課程設計先要掌握好課本上的知識,還要有反復練習和理解相關原理的堅持和耐心,最終才會順利完成本次課程設計。通過本次數(shù)字電路課程設計,讓我掌握了好多以前不知道的知識,這些收獲一定會對我以后的學習和操作有很大的幫助。五參考文獻<1>