數(shù)字電子與EDA技術(shù)智慧樹知到期末考試答案+章節(jié)答案2024年廣東工貿(mào)職業(yè)技術(shù)學(xué)院在VHDL中，為信號賦值的符號是（）。

答案:<=JK觸發(fā)器當(dāng)J=（）K=（）時，觸發(fā)器Qn+1翻轉(zhuǎn)。

答案:1，1十進(jìn)制數(shù)29轉(zhuǎn)換為二進(jìn)制為（）。

答案:11101一個班級有四個班委，如果要開班會，必須這四個班委全都同意才召開，其邏輯關(guān)系屬于()。

答案:與四個邏輯變量的最小項共有（）。

答案:16不屬于組合邏輯電路的部件是（）。

答案:寄存器以下關(guān)于CASE語句描述中錯誤的是（）

答案:CASE語句執(zhí)行中可以不必選中所列條件名的一條二進(jìn)制數(shù)（1110）2轉(zhuǎn)換為十進(jìn)制數(shù)為（）。

答案:14在VHDL語言中，下列對進(jìn)程（PROCESS）語句的語句結(jié)構(gòu)及語句規(guī)則的描述中，正確的是（）

答案:進(jìn)程由說明部分、結(jié)構(gòu)體部分和敏感信號參數(shù)三部分組成4個邊沿JK觸發(fā)器,可以存儲()位二進(jìn)制數(shù)

答案:4和邏輯式相等的式子是()

答案:AC+B在VHDL的IEEE標(biāo)準(zhǔn)庫中，預(yù)定義的位數(shù)據(jù)類型BIT有（）種邏輯值。

答案:2在VHDL語言中，下列對時鐘沿檢測描述中，錯誤的是（）

答案:ifclk’stableandnotclk=‘1’thenJK觸發(fā)器當(dāng)J=（）K=（）時，觸發(fā)器Qn+1=1。

答案:1，0可以不必聲明而直接引用的數(shù)據(jù)類型是（）

答案:BIT有一位二進(jìn)制數(shù)碼需要暫時存放起來，應(yīng)選用（）

答案:觸發(fā)器若在編碼器中有50個編碼對象，則要求輸出二進(jìn)制代碼位數(shù)為()位。

答案:6以下器件中屬于Xilinx公司生產(chǎn)的是（）

答案:XC9500系列器件VHDL語言是一種結(jié)構(gòu)化設(shè)計語言；一個設(shè)計實(shí)體（電路模板）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述（）

答案:器件外部特性與內(nèi)部功能十進(jìn)制是7，它的8421BCD碼是0111.

答案:對時序邏輯電路的描述方法有特性表、特性方程、狀態(tài)轉(zhuǎn)換圖、時序圖等。

答案:對若兩個函數(shù)具有相同的真值表，則兩個邏輯函數(shù)必然相等。

答案:對邏輯函數(shù)的表達(dá)形式主要有邏輯表達(dá)式、真值表、邏輯圖、卡諾圖四種。

答案:對同步時序邏輯電路的所有觸發(fā)器時鐘輸入端都連接在一起。

答案:對邏輯代數(shù)中，A與1結(jié)果為A；A或0結(jié)果為A

答案:對計數(shù)型觸發(fā)器，又叫做T′觸發(fā)器。每來一個CP脈沖，T′觸發(fā)器就翻轉(zhuǎn)一次，顯然能實(shí)現(xiàn)計數(shù)功能。

答案:對時序邏輯電路的存儲單元是由具有記憶單元的觸發(fā)器組成

答案:對n個變量的邏輯函數(shù)，其全部最小項共有n個。

答案:錯若兩個函數(shù)具有不同的真值表，則兩個邏輯函數(shù)必然不相等。

答案:錯對邊沿JK觸發(fā)器，在CP為高電平期間，當(dāng)J=K=1時，狀態(tài)會翻轉(zhuǎn)一次。

答案:錯譯碼器和計數(shù)器都是時序邏輯器件。

答案:錯對于共陰接法的發(fā)光二極管數(shù)碼顯示器，應(yīng)采用高電平驅(qū)動的七段顯示譯碼器。

答案:對一個觸發(fā)器可存儲1位二進(jìn)制數(shù)碼

答案:對對于共陰接法的發(fā)光二極管數(shù)碼顯示器，應(yīng)采用低電平驅(qū)動的七段顯示譯碼器。

答案:錯凡是與非門構(gòu)成的電路一定是組合電路。

答案:錯JK觸發(fā)器是一種多功能觸發(fā)器，在實(shí)際中應(yīng)用很廣?？梢詷?gòu)成計數(shù)器。

答案:對要對16個輸入信號進(jìn)行編碼，至少需要4位二進(jìn)制碼。

答案:對一個16選1的數(shù)據(jù)選擇器，其地址輸入（選擇控制輸入）端有16位。

答案:錯D觸發(fā)器的特性方程為Qn+1=D，與Qn無關(guān)，所以它沒有記憶功能。

答案:錯VHDL語言是一種結(jié)構(gòu)化設(shè)計語言，一個設(shè)計實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩個部分，結(jié)構(gòu)體描述器件的內(nèi)部功能。

答案:對VHDL語言是一種結(jié)構(gòu)化設(shè)計語言，一個設(shè)計實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，實(shí)體描述的是（）

答案:器件外部特性變量是局部量可以寫在（）

答案:進(jìn)程中VHDL常用的庫是IEEE標(biāo)準(zhǔn)庫

答案:對一個系統(tǒng)的輸入輸出信號是定義在結(jié)構(gòu)體中。

答案:錯Quartus2中編譯VHDL源程序時要求文件名和實(shí)體名要相同。

答案:對進(jìn)程中的信號賦值語句，其信號更新是在進(jìn)程的最后完成。

答案:對變量和信號的描述正確的是（）

答案:信號可以帶出進(jìn)程下列關(guān)于VHDL中信號說法不正確的是（）

答案:信號值輸入信號時采用代入符“：=”，而不是賦值符”<=”，同時信號可以附加延時在VHDL中，用語句（）表示檢測clock的上升沿

答案:clock’EVENTANDclock=’1’下列語句中，屬于并行語句的是（）

答案:進(jìn)程語句對于信號和變量的說法，哪一個是不正確的（）

答案:信號用于作為進(jìn)程中局部數(shù)據(jù)存儲單元進(jìn)程中的變量賦值語句，其變量更新是立即完成的。

答案:對IF語句、CASE語句、PROCESS語句都屬于并行語句。

答案:錯不屬于順序語句的是（）。

答案:PROCESS語句在VHDL中，標(biāo)準(zhǔn)邏輯位數(shù)據(jù)類型STD_LOGIC有（）種邏輯值

答案:9VHDL語言共支持四種常用庫，其中哪種庫是用戶的VHDL設(shè)計現(xiàn)行工作庫（）

答案:WORK工作庫process語句屬于并行語句。

答案:對一個項目的輸入輸出端口是定義在結(jié)構(gòu)體中的。

答案:錯下列標(biāo)識符中，（）是不合法的標(biāo)識符

答案:9moon大規(guī)?？删幊唐骷饕蠧PLD和FPGA兩類，其中CPLD通過可編程乘積項邏輯實(shí)現(xiàn)其邏輯功能。

答案:對以下器件中不屬于Altera公司生產(chǎn)的是（）。

答案:Virtex系列器件EDA的中文含義是電子設(shè)計自動化。

答案:對MAX系列器件屬于Altera公司生產(chǎn)的。

答案:對在C語言的基礎(chǔ)上演化而來的硬件描述語言是

答案:VerilogHDL不屬于EDA技術(shù)的基本特征。（）

答案:增加設(shè)計成本和周期大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置。

答案:對不屬于簡單可編程邏輯器件（SPLD）的一項是()。

答案:CPLD數(shù)字電路中用“1”和“0”分別表示兩種狀態(tài),二者無大小之分。

答案:對基于PLD芯片的設(shè)計稱之為（）的設(shè)計

答案:自底向上時序邏輯電路包括組合邏輯電路和存儲電路

答案:對能夠暫時存儲二進(jìn)制數(shù)據(jù)或代碼的電路稱為寄存器

答案:對計數(shù)器按照計數(shù)過程的不同分為二進(jìn)制、十進(jìn)制和任意進(jìn)制計數(shù)器

答案:錯以下是74LS161的特點(diǎn)的是：

答案:預(yù)置數(shù)###異步置零###超前進(jìn)位功能###同步計數(shù)同步時序電路和異步時序電路比較，最顯著差異前者（）。

答案:有統(tǒng)一的時鐘脈沖控制觸發(fā)器根據(jù)邏輯功能可分為（）。

答案:JK觸發(fā)器###T觸發(fā)器###D觸發(fā)器###RS觸發(fā)器觸發(fā)器有兩個穩(wěn)態(tài)，存儲8位二進(jìn)制信息要（）個觸發(fā)器。

答案:8組合邏輯電路的輸出是由此刻的輸入決定的，和之前的狀態(tài)有關(guān)系。

答案:錯組合邏輯電路的描述方法有（）。

答案:邏輯函數(shù)表達(dá)式###真值表###波形圖觸發(fā)器有()個穩(wěn)態(tài)，用0和1來表示。

答案:2組合邏輯電路分和設(shè)計是兩個相反的過程

答案:對對于普通編碼器在任何時刻只允許一個輸入端請求編碼，否則輸出發(fā)生混亂

答案:對對于二進(jìn)制譯碼器，當(dāng)輸入為2個二進(jìn)制代碼，則輸出為（）個變量。

答案:4組合邏輯電路不具有記憶功能

答案:對對于二進(jìn)制編碼器當(dāng)輸