PAGE共5頁第2頁學號姓名學號姓名密封線一、名詞解釋：MOS器件的體效應LVS(10分)MOS器件的體效應:假定NMOS的源極和襯底都接地，PMOS的源極和襯底都接高電位Vdd，則可以認為Vgs是加在柵極與襯底之間的。實際上，在許多場合，源極與襯底并不連接在一起。如下圖1所示，通常情況下，襯底是接地的，但源極未必接地，它將影響VT值，使VT增大，這稱為體效應。M2MM2M1圖1NMOS管M2和M3源極不接地的情況LVS是版圖與電路圖的一致性檢查（LVS，Layoutvs.Schematic），通過LVS，將所有元器件的參數(shù)，所有網(wǎng)絡的節(jié)點，元件到節(jié)點及節(jié)點到元器件的關系一一掃描并進行比較。輸出的結果是將所有不匹配的元器件、節(jié)點和端點都列在一個文件之中，并在電路圖和提取的版圖中顯示出來。。二、在芯片上設計微帶線時，如何考慮信號完整性問題?(10分)為了保證模型的精確度和信號的完整性，需要對互連線的版圖結構加以約束和進行規(guī)整。為了減少信號或電源引起的損耗以及為了減少芯片面積，大多數(shù)連線應該盡量短。應注意微帶線的趨膚效應和寄生參數(shù)。在長信號線上，分布電阻電容帶來延遲；而在微帶線長距離并行或不同層導線交叉時，要考慮相互串擾問題。三、用Verilog語言編寫比較器和選擇器的程序。（15分）比較器modulecompare_n(X,Y,XGY,XSY,XEY);input[width-1,0]X,Y;outputXGY,XSY,XEY;regXGY,XSY,XEY;parameterwidth=8;always@(XorY)beginif(X==Y)XEY=1;elseXEY=0;if(X>Y)XGY=1;elseXGY=0;if(X<Y)XSY=1;elseXSY=0;endendmodule選擇器modulemux_2(out,a,b,sel);inputa,b,sel;outputout;regout;always@(aorborsel)begincase(sel)1’b1:out=a;1’b0:out=b;Default:out=’bx;endcaseendendmodule四、提高基本放大器的電壓增益有哪些方法？(15分)（1）提高工作管的跨導，最簡單的方法是增加它的寬長比。（2）減小襯底偏置效應的影響。（3）采用恒流源負載結構。（4）增大輸出電阻五、在圖所示的負跨導振蕩器中，假設CP=0，只考慮M1和M2漏極結電容CDB，請解釋為什么VDD可被視為控制電壓，計算VCO的壓控增益。（15分）LC壓控振蕩器的典型結構解：因為CDB隨漏-襯底電壓變化而變化，若VDD變化，振蕩回路的諧振頻率也隨之變化。由于CDB兩端的平均電壓近似等于VDD，可以得到：CDB=由ωout=1/六、芯片測試可分為哪三種類型，給出這三種測試類型各自的特點。(10分)芯片測試可分為三類：在芯片測試、基座測試、封裝測試。在芯片測試不需要鍵合封裝，使用探針直接測試，芯片的焊盤要受到探針的限制。這樣測試的寄生參數(shù)小,測試結果比較好，但測試芯片的工作環(huán)境與實際工作環(huán)境相差較大?；鶞y試，即將芯片壓焊或鍵合，是將芯片輸入、輸出、電源、地線等焊盤通過金屬絲、金屬帶或金屬球與外部電路連接在一起的工序。金（鋁）絲綁定是最簡單和最容易實現(xiàn)的技術，但在高頻時（>1GHz）會引入連線的寄生電感（1nH/mm）。封裝測試是將芯片封裝好后進行測試，測試芯片的工作環(huán)境就是實際的工作環(huán)境。引腳會引入寄生電容和電感。七、構思一個基本CMOS反相器電路，畫出電路圖，編寫SPICE仿真文件，執(zhí)行分析，觀察結果并畫出版圖。（15分）.titleCH6-4 .include“models.sp” .globalvdd M1outin00nmosw=5ul=1.0u M2outinvddvddpmosw=5ul=1.0u Vccvdd05 Vinin0sin(0110G1ps0) .trans0.01u4u .printtransv(out) .end八、負載為大尺寸器件時，如何考慮前級電路的驅動能力？(10分)負載器件的尺寸越大，意味著本身的輸入電容越大，對負載器件驅動所需要的驅動電流就越大，否則，電路的響應速度將因為前級驅動對電容充放電的速度不夠（因前級驅動電流不夠）而使速度性能劣化，這就要求前級具有一定的電流驅動能力。但是，接口單元的輸入驅動由內(nèi)部電路提供，如果希望該接口單元提供大電流以驅動外部的大負載，則內(nèi)部電路的驅動也必須提高，這往往難以實現(xiàn)。為在不增加內(nèi)部電路的負載的條