電路中VerilogHDL設(shè)計(jì)的層次與風(fēng)格電路中VerilogHDL設(shè)計(jì)的層次與風(fēng)格主要內(nèi)容行為描述方式結(jié)構(gòu)描述方式過程塊連續(xù)賦值語句模塊實(shí)例語句基本原語實(shí)例語句模塊數(shù)據(jù)流描述方式7.1Verilog設(shè)計(jì)的層次

結(jié)構(gòu)（Structural）描述行為（Behavioural）描述

數(shù)據(jù)流（DataFlow）描述在Verilog程序中可通過如下方式描述電路的結(jié)構(gòu)◆調(diào)用Verilog內(nèi)置門元件（門級結(jié)構(gòu)描述）◆調(diào)用開關(guān)級元件（晶體管級結(jié)構(gòu)描述）◆用戶自定義元件UDP（也在門級）7.2結(jié)構(gòu)（Structural）描述

Verilog的內(nèi)置門元件門元件的調(diào)用調(diào)用門元件的格式為：門元件名字<例化的門名字>（<端口列表>）其中普通門的端口列表按下面的順序列出：（輸出，輸入1，輸入2，輸入3……）；比如：anda1(out,in1,in2,in3); //三輸入與門對于三態(tài)門，則按如下順序列出輸入輸出端口：（輸出，輸入，使能控制端）；比如：bufif1mytri1(out,in,enable); //高電平使能的三態(tài)門門級結(jié)構(gòu)描述的2選1MUXmoduleMUX1(out,a,b,sel);outputout;inputa,b,sel;not (sel_,sel);and (a1,a,sel_), (a2,b,sel);or (out,a1,a2);endmodule7.3行為描述就是對設(shè)計(jì)實(shí)體的數(shù)學(xué)模型的描述，其抽象程度遠(yuǎn)高于結(jié)構(gòu)描述方式。行為描述類似于高級編程語言，當(dāng)描述一個(gè)設(shè)計(jì)實(shí)體的行為時(shí)，無需知道具體電路的結(jié)構(gòu)，只需要描述清楚輸入與輸出信號的行為，而不需要花費(fèi)更多的精力關(guān)注設(shè)計(jì)功能的門級實(shí)現(xiàn)。行為描述的2選1MUXmodulemux2(out,a,b,sel);outputout;inputa,b,sel;regout;always@(aorborsel)begin if(sel) out=b;else out=a;endendmodule7.4數(shù)據(jù)流描述數(shù)據(jù)流描述方式主要使用持續(xù)賦值語句，多用于描述組合邏輯電路，其格式為：assignLHS_net=RHS_expression;右邊表達(dá)式中的操作數(shù)無論何時(shí)發(fā)生變化，都會引起表達(dá)式值的重新計(jì)算,并將重新計(jì)算后的值賦予左邊表達(dá)式的net型變量。數(shù)據(jù)流描述的2選1MUXmoduleMUX3(out,a,b,sel);ou