【MOOC】EDA技術(shù)-湖南文理學(xué)院中國大學(xué)慕課MOOC答案作業(yè)單元測驗11、【單選題】CPLD/FPGA最顯著的特點不包括（）本題答案：【可移植性】2、【單選題】下列硬件描述語言中成為IEEE標(biāo)準(zhǔn)的是（）本題答案：【VHDL】3、【單選題】下列硬件描述語言中最適合于描述門級電路的是（）本題答案：【ABEL】4、【單選題】EDA的中文含義是（）本題答案：【電子設(shè)計自動化】5、【單選題】在EDA中ISP的含義是（）本題答案：【在系統(tǒng)可編程】單元測驗21、【單選題】可編程邏輯器件的英文簡稱是（）本題答案：【PLD】2、【單選題】在EDA中，IP的中文含義是（）本題答案：【知識產(chǎn)權(quán)核】3、【單選題】基于下面技術(shù)的PLD器件中允許編程次數(shù)最多的是（）本題答案：【SRAM】4、【單選題】現(xiàn)場可編程門陣列的英文簡稱是（）本題答案：【FPGA】5、【單選題】EPF10K30TC144-4具有多少個管腳（）本題答案：【144個】6、【單選題】EPF10K30TC144-4器件的速度等級是（）本題答案：【4ns】7、【單選題】大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對FPGA結(jié)構(gòu)與工作原理的描述中，正確的是（）本題答案：【基于SRAM的FPGA器件，在每次上電后必須進行一次配置】單元測驗3-11、【單選題】最早頒布的VHDL的標(biāo)準(zhǔn)版本是（）.本題答案：【IEEE-1076】2、【單選題】綜合時，VHDL源程序不需要經(jīng)過下面哪個層次的轉(zhuǎn)化？本題答案：【系統(tǒng)級】3、【單選題】受支持程度最高的硬件描述語言是（）本題答案：【VHDL】4、【單選題】VHDL常用的庫是（）標(biāo)準(zhǔn)庫．本題答案：【IEEE】5、【單選題】在下列標(biāo)識符中，（）是VHDL合法標(biāo)識符．本題答案：【h_adder_4】6、【單選題】VHDL程序中的中間信號必須在()中定義，變量必須在()中定義．本題答案：【結(jié)構(gòu)體進程】7、【單選題】在VHDL的FOR_LOOP語句中的循環(huán)變量是一個臨時變量，屬于LOOP語句的局部變量，（）事先聲明．本題答案：【不必】8、【單選題】在VHDL的并行語句之前，可以用（）來傳送往來信息．本題答案：【信號】9、【單選題】在VHDL中，條件信號賦值語句WHEN_ELSE屬于（）語句本題答案：【并行】10、【單選題】在元件例化（COMPONENT）語句中，用（）符號實現(xiàn)名稱映射，將例化元件端口聲明語句中的信號名與PORTMAP（）中的信號名關(guān)聯(lián)起來．本題答案：【＝＞】單元測驗3-21、【單選題】（）用于存放各個設(shè)計模塊共享的數(shù)據(jù)類型、常數(shù)和子程序等。本題答案：【程序包】2、【單選題】結(jié)構(gòu)體的描述方式不包括（）本題答案：【RTL描述】3、【單選題】VHDL的子程序類型有（）本題答案：【過程和函數(shù)】4、【單選題】（）用于描述設(shè)計實體的內(nèi)部構(gòu)造及實體端口間的邏輯關(guān)系。本題答案：【結(jié)構(gòu)體】5、【單選題】一個項目的輸入輸出端口是定義在()。本題答案：【實體中】6、【單選題】關(guān)鍵字ARCHITECTURE定義的是(）本題答案：【結(jié)構(gòu)體】單元測驗41、【單選題】QuartusII是哪個公司的軟件（）本題答案：【ALTERA】2、【單選題】QuartusII的設(shè)計文件不能直接保存在（）本題答案：【硬盤根目錄】3、【單選題】使用QuartusII工具軟件建立仿真文件，應(yīng)采用（）方式本題答案：【波形編輯】4、【單選題】建立設(shè)計項目的菜單是（）本題答案：【“File”“NewProjectWizard”】5、【單選題】在QuartusII集成環(huán)境下為圖形文件產(chǎn)生一個元件符號的主要用途是（）本題答案：【被高層次電路設(shè)計調(diào)用】6、【單選題】執(zhí)行QuartusII的（）命令，可以對設(shè)計電路進行功能仿真或者時序仿真本題答案：【StartSimulation】7、【單選題】QuartusII的圖形設(shè)計文件類型是（）本題答案：【.bdf】8、【單選題】QuartusII是（）本題答案：【EDA工具軟件】9、【單選題】使用QuartusII工具軟件實現(xiàn)原理圖設(shè)計輸入，應(yīng)采用（）方式本題答案：【模塊/原理圖文件】10、【單選題】一個能為VHDL綜合器接受，并能作為一個獨立的設(shè)計單元的完整的VHDL程序稱為（）本題答案：【設(shè)計實體】單元測驗51、【單選題】Entitymuxisport(d0,d1,sel:inbit;q:outbit);endmux;architectureconnectofmuxissignaltmp1,tmp2,tmp3:bit;begincale:blockbegintmp1=d0andsel;tmp2=d1and(notsel)tmp3=tmp1andtmp2;q=tmp3;endblockcale;end;本題答案：【CONNECT】2、【單選題】選出對于有下劃線語句解釋正確的釋義（）Libraryieee;Useieee.std_logic_1164.all;定義元件庫entityqk_11isport(a,b,c,d,en:instd_logic;s:instd_logic_vector(1downto0);op:outstd_logic);endqk_11;architecturear_1ofqk_11issignalf:std_logic_vector(2downto0);beginf=ens;process(f)begincasefiswhen100=op=a;when101=op=b;when110=op=c;whenothers=op=d;endcase;endprocess;endar_1;本題答案：【將輸入信號en和s連接賦值給f】3、【單選題】補全以下D觸發(fā)器VHDL程序。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdffISPORT(CLK:INSTD_LOGIC;D:INSTD_LOGIC;Q:OUTSTD_LOGIC);ENDdff;ARCHITECTUREbhvOFdffISBEGINPROCESS(_______)BEGINIFCLK'EVENTANDCLK='1'THENQ=D;ENDIF;ENDPROCESS;ENDbhv;本題答案：【CLK】4、【單選題】補全以下VHDL程序.Libraryieee;Useieee.std_logic_1164.all;entityqk_11isport(a,b,c,d,en:instd_logic;s:instd_logic_vector(1downto0);op:outstd_logic);endqk_11;architecturear_1ofqk_11issignalf:();beginf=ens;withfselectop=awhen100,bwhen101,cwhen110,dwhenothers;endar_1;本題答案：【std_logic_vector(2downto0)】5、【單選題】補全以下VHDL程序。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdecoder_3_to_8ISPORT(a,b,c,g1,g2a,g2b:INSTD_LOGIC;y:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDdecod