Virtex-Ⅱ系列產(chǎn)品1.主要技術(shù)特性2.內(nèi)部結(jié)構(gòu)Virtex-Ⅱ系列產(chǎn)品的內(nèi)部結(jié)構(gòu)如圖2.1.8所示，主要由CLB、IOB、BlockRAM、DCM和乘法器等組成。其中，內(nèi)部的CLB模組含有4個Slice，用於實現(xiàn)FPGA的大部分邏輯功能。內(nèi)嵌的專用乘法器電路可以提高產(chǎn)品進(jìn)行數(shù)字信號處理的速度。內(nèi)嵌大容量的BlockRAM，用於實現(xiàn)FPGA內(nèi)部的隨機存取，可以適應(yīng)設(shè)計對大容量片記憶體儲的要求。將DLL改為數(shù)字時鐘管理器（DCM，DistalClockManager）從而可以提供更靈活的時鐘管理。IOB模組用於提供封裝管腳與內(nèi)部邏輯之間的介面，Virtex-Ⅱ支持更多的I／O介面標(biāo)準(zhǔn)。Virtex-Ⅱ採用數(shù)控阻抗匹配（DCI，DigitallyControlledImpedance）技術(shù)，從而可以減小因阻抗匹配問題而造成的系統(tǒng)不穩(wěn)定性。Virtex-Ⅱ內(nèi)部含有更加豐富的佈線資源，從而保證FPGA邏輯資源的最大利用率。Virtex-Ⅱ支持配置數(shù)據(jù)的三重加密，從而最大限度保護(hù)設(shè)計者的知識產(chǎn)權(quán)。圖2.1.8Virtex-Ⅱ系列產(chǎn)品的內(nèi)部結(jié)構(gòu)3.CLBVirtex-Ⅱ的CLB單元如圖2.1.9所示。

Virtex-IICLB模組由4個相同的Slice和附加邏輯構(gòu)成，用於實現(xiàn)組合邏輯和時序邏輯。圖2.1.9

Virtex-IICLB單元3.CLBSlice的內(nèi)部結(jié)構(gòu)如圖2.1.10所示，每個Slice由兩個4輸入函數(shù)發(fā)生器、進(jìn)位邏輯、算術(shù)邏輯、存儲邏輯和函數(shù)複用器組成。算術(shù)邏輯包括1個異或門（XORG）、1個專用與門（MULTAND），1個異或門可以使1個Slice實現(xiàn)2bit全加操作，專用與門用於提高乘法器的效率。進(jìn)位邏輯由專用進(jìn)位信號和函數(shù)複用器（MUXC）組成，共同實現(xiàn)快速的算術(shù)加減法操作。

4輸入函數(shù)發(fā)生器可以用於實現(xiàn)4輸入LUT、分佈式RAM或16bit移位寄存器；存儲邏輯可配置為D觸發(fā)器或鎖存器；進(jìn)位邏輯包括兩條快速進(jìn)位鏈，用於提高CLB模組的處理速度；算術(shù)邏輯包括一個異或門和一個用於加速乘法運算的專用與門。每個CLB模組既可以配置為分佈式RAM，也可以配置為分佈式ROM，如表2.1.7和表2.1.8所示，CLB模組可以配置為不同容量的分佈式RAM和ROM。圖2.1.10Virtex-ⅡSlice的內(nèi)部結(jié)構(gòu)表2.1.7Virtex-Ⅱ分佈式RAM配置注：表2.1.7中S表示單端口配置，D表示雙端口配置。表2.1.8Virtex-Ⅱ分佈式ROM配置每1個slice有1個MUXF5和1個MUXFX多路(複用)器，MUXFX多路(複用)器可以實現(xiàn)MUXF6、MUXF7或者M(jìn)UXF8多路(複用)器。如圖2.1.11所示每個CLB有4個MUXF5，2個MUXF6、1個MUXF7和1個MUXF8多路(複用)器。通過使用這些複用器，每個CLB不僅可以實現(xiàn)5輸入LUT、6輸入LUT、7輸入LUT、8輸入LUT和9輸入LUT，還可以實現(xiàn)128bit移位寄存器，從而提高了Virtex-Ⅱ系列產(chǎn)品的內(nèi)部資源利用率。圖2.1.11MUXF5和MUXFX多路(複用)器結(jié)構(gòu)示意圖4.IOBIOB模組提供FPGA內(nèi)部邏輯與外部封裝管腳之間的介面。如圖2.1.12所示，Virtex-Ⅱ的IOB模組含有6個存儲單元，可以單獨配置為邊沿D觸發(fā)器或鎖存器，也可以成對實現(xiàn)DDR（Double-Data-Rate）輸入和DDR輸出。Virtex-ⅡDDR輸出結(jié)構(gòu)如圖2.1.13所示。外部輸入信號可以通過IOB模組的存儲單元輸入到FPGA的內(nèi)部，也可以直接輸入FPGA內(nèi)部。當(dāng)外部輸入信號經(jīng)過IOB模組的存儲單元輸入到FPGA內(nèi)部時，其保持時間（HoldTime）的要求可以降低，通常其保持時間默認(rèn)為0。圖2.1.11Virtex-Ⅱ的IOB模組結(jié)構(gòu)圖2.1.12Virtex-ⅡDDR輸出結(jié)構(gòu)在Virtex-Ⅱ系列產(chǎn)品中，根據(jù)當(dāng)前使用的I／O介面標(biāo)準(zhǔn)不同，需要設(shè)置不同的介面電壓Vcco和參考電壓VREF。注意：無論使用何種I／O介面標(biāo)準(zhǔn)，輔助電壓VCCAUX均要求接3.3V電源。像Spartan-Ⅱ和Spartan-ⅡE一樣，在Virtex-Ⅱ系列產(chǎn)品的I／O管腳分佈在8個Bank中，同一個Bank的Vcco電壓必須保持一致，不同Bank的Vcco電壓允許不同。注意：Bank位置根據(jù)封裝形式不同略有區(qū)別。Vcco電壓相同是輸出介面標(biāo)準(zhǔn)相容的基本條件。同一Bank中的I／O介面標(biāo)準(zhǔn)應(yīng)保持相容，不同Bank間的I／O介面標(biāo)準(zhǔn)可以不要求相容。Virtex-Ⅱ可以相容的輸出介面標(biāo)準(zhǔn)與Spartan-Ⅱ和Spartan-ⅡE類似，Virtex-Ⅱ支持高速差分信號介面標(biāo)準(zhǔn)。5.BlockSelectRAMVirtex-Ⅱ的BlockSelectRAM資源豐富，其單位容量為18Kbit。單端18KbitBlockSelectRAM

記憶體結(jié)構(gòu)圖如圖2.1.13所示，雙端18KbitBlockSelectRAM

記憶體結(jié)構(gòu)圖如圖2.1.14所示。數(shù)據(jù)寬度和深度縱橫比可以自由設(shè)定，並支持三種併發(fā)讀寫（Read-During-Write）模式。圖2.1.13單端18KbitBlockSelectRAM

記憶體結(jié)構(gòu)圖圖2.1.14雙端18KbitBlockSelectRAM

記憶體結(jié)構(gòu)圖6.18-Bitx18-BitMultipliers（乘法器）Virtex-Ⅱ乘法器模組支持18bit×18bit的有符號乘法，如圖2.1.15所示。乘法器模組可以通過交換矩陣（SwitchMatrix）與18Kbit的BlockRAM配合使用，也可以單獨使用，如圖2.1.16所示。圖2.1.15Multiplier方框圖圖2.1.16SelectRAM

和Multiplier組合7.DCM（DigitalClockManager，

數(shù)字時鐘管理）Virtex-Ⅱ的DCM控制和管理FPGA內(nèi)部複雜的時鐘，其主要功能包括時鐘同步、頻率綜合和相位調(diào)整，結(jié)構(gòu)示意圖如圖2.1.17所示，圖中實線箭頭為時鐘信號，虛線箭頭為控制信號。圖2.1.17DCM結(jié)構(gòu)示意圖8.DCI（DigitallyControlledImpedance，數(shù)控阻抗匹配）在FPGA設(shè)計中，為保證高速信號的信號完整性，通常需要在PCB板（印刷電路板）上進(jìn)行阻抗匹配，以減小信號的反射和振盪。使用DCI，可以在Virtex-Ⅱ內(nèi)部實現(xiàn)阻抗匹配，從而減少外部匹配電阻數(shù)量，提高板極系統(tǒng)的穩(wěn)定性