圖16顯示120個(gè)真實(shí)用戶設(shè)計(jì)中，Altera基準(zhǔn)測試的面積減小結(jié)果。結(jié)果說明，一些設(shè)計(jì)所需的LUT數(shù)量減小了20%，超過40%的設(shè)計(jì)面積減小了5%以上。所有設(shè)計(jì)面積平均減小了4.2%。據(jù)估算，約有25%的LUT被用于實(shí)現(xiàn)復(fù)用器，而復(fù)用器重構(gòu)僅能優(yōu)化這25%，因此平均4.2%意味著復(fù)用器平均減少了17%。雖然復(fù)用器重構(gòu)主要集中在減小面積上（例如，減少所需4-LUT的數(shù)量），但是對(duì)電路速率影響不大，電路平均速率僅降低1%。

7.

結(jié)論本文闡述了復(fù)用器重構(gòu)算法，該算法能夠?qū)⒃O(shè)計(jì)中實(shí)現(xiàn)復(fù)用器所需的4-LUT數(shù)量平均減少17%。復(fù)用器重構(gòu)算法的關(guān)鍵在于優(yōu)化復(fù)用器總線。既使附加了控制邏輯，新優(yōu)化算法仍能夠減小總線上每個(gè)比特位的面積。這是由于控制邏輯可以由總線共享，其面積代價(jià)可以抵消。壓縮將2:1復(fù)用器三聯(lián)轉(zhuǎn)換為有效的4:1復(fù)用器。盡管可能需要附加LUT對(duì)4:1復(fù)用器控制線進(jìn)行重新編碼，這種代價(jià)可以通過采用復(fù)用器總線整體壓縮方法來抵消。此外，通過構(gòu)建最大的復(fù)用器樹，可對(duì)大量的2:1復(fù)用器三聯(lián)進(jìn)行轉(zhuǎn)換。本文還引入了能夠提高壓縮算法效率的均衡方法。均衡簡單修改復(fù)用器結(jié)構(gòu)，將壓縮能夠重新編碼的三聯(lián)數(shù)量最大化。本文描述了面向基于4-LUT的FPGA算法，例如AlteraStratixI和Cyclone器件。新的FPGA體系結(jié)構(gòu)可使用不同大小的查找表（如StratixII體系結(jié)構(gòu)能夠采用4、5、6輸入LUT）?？刹捎帽疚年U述的方法來進(jìn)一步減小這些體系結(jié)構(gòu)的面積。這正是當(dāng)前研究的主題。

8.

參考文獻(xiàn)[1]

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