01電壓基準及時間基準

所有模數轉換器（ADC）和數模轉換器（DAC）都需要?個基準信號，通常為電壓基準。ADC的數字輸出表示

模擬輸入相對于它的基準的比率；DAC的數字輸入表示模擬輸出相對它的基準的比率。有些轉換器有內部

基準，有?些轉換器需要外部基準。不管怎樣所有轉換器都必須有個電壓（或電流）基準。

數據轉換器的最早應用是用于緩慢變化信號的直流測量。在這種情況下，測量的精確定時并不重要。當

今大多數數據轉換器是應用在數據采集系統(tǒng)，在這種系統(tǒng)中必須處理大量等間隔的模擬采樣值，而且頻譜

信息與幅度信息同樣重要，這里涉及到的采樣頻率或時間其準（采樣時鐘或重建時鐘）與電壓基準一樣重

要。

電壓基準

問：一個電壓基準怎樣才算好？

答：電壓基準與系統(tǒng)有關。在要求絕對測量的應用場合，其準確度受使用基準值的準確度的限制。但是在

許多系統(tǒng)中穩(wěn)定性和重復性比絕對精度更重要：而在有些數據采集系統(tǒng)中電壓基準的長期準確度幾乎完全

不重要，但是如果從有噪聲的系統(tǒng)電源中派生基準就會引起誤差。單片隱埋齊納基準（如AD588和AD688）

在10V時具有1mV初始準確度（001%或100ppm）,溫度系數為15ppm/0C。這種基準用于未調

整的12位系統(tǒng)中有足夠的準確度（1LSB=244ppm）,但還不能用于14或16位系統(tǒng)。如果初始誤差調整

到零，在限定的溫度范圍內可用于14位和16位系統(tǒng)（AD588或AD688限定40℃溫度變化范圍，1LSB=61

ppm）。

對于要求更高的絕對精度，基準的溫度需要用一個恒溫箱來穩(wěn)定，并對照標準校準。在許多系統(tǒng)中，12

位絕對精度是不需要這樣做的，只有高于12位分辨率才可能需要。對于準確度較低（價格也會降低）的應

用，可以使用帶隙基準。

問：這里提到的“隱埋齊納”和“帶隙”基準是什么意思？

答：這是兩種最常見的用于集成電路中的精密基準?！半[埋”或表層下齊納管比較穩(wěn)定和精確。它是由

一個具有反向擊穿電壓修正值的二極管組成，這個二極管埋在集成電路芯片的表層下面，再用保護擴散層

覆蓋以免在表面下擊穿，見圖1

表層齊納二極管限埋齊納二極管

圖1.1表層齊納二極管與隱埋齊納二極首結構圖

圖11表層齊納二極管與隱埋齊納二極管結構圖

硅芯片表面和芯片內部相比有較多的雜質、機械應力和晶格錯位。這是產生噪聲和長期不穩(wěn)定性的原因之

一，所以隱埋式齊納二極管比表層式齊納二極管的噪聲小，而且穩(wěn)定得多，因此它被優(yōu)先采用于芯片基準

源上作為精密的集成電路器件。

但是隱埋式二極管的擊穿電壓標稱值大約為5V或更大一些，而且為了使它處于最佳工作狀態(tài)，必須吸收

幾百微安的電流，所以這種方法對于必須工作在低電壓并且具有低功耗的基準來說是不適宜的。對于這

樣的應用，我們寧愿用“帶隙”基準。于是研制出一個具有一個正溫度系數的電壓用以補償具有負溫度系

數的晶體管的Vbe,用來維持一個恒定的“帶隙”電壓（見圖12）三極管Q2發(fā)射極面積是Q1的8倍;

這兩個管子在R1上產生一個正比于絕對溫度的電流，一個正比于絕對溫度的電壓與Q1的Vbe串聯，產

生電壓VZ,它不隨溫度變化并且可以被放大（見圖12）,這個電壓等于硅的帶隙電壓（外推到絕對零度）。

圖1.2帶隙基準原理圖

圖12帶隙基準原理圖

帶隙基準與最好的隱埋齊納基準相比，其準確度和穩(wěn)定性稍微差一點兒，但是溫度特性可優(yōu)于3ppm/°C。

問：在使用電壓基準時應注意些什么問題？

答：須記住好的模擬電路設計的基本考慮是：注意在高阻抗導體上的電壓降、來自公共地線阻抗的噪聲和

來自不適當的電源去耦產生的噪聲?？紤]基準電流流動的方向，并且對容性負載要多加小心。

問：我知道電壓降和噪聲的影響，但是基準是不是必須向導體電壓降提供足夠大的電流影響才明顯？

答：通?；鶞孰娐穬炔渴墙涍^緩沖的，大多數情況可流出或流入5?10mA電流。有些應用需要這樣大的

或更大一點的電流，例如把基準作為系統(tǒng)的基準。另外一種情況是激勵高速閃爍式ADC的基準輸入，它具

有非常低的阻抗。10mA電流流過100mQ阻抗，產生1mV電壓降，這可能算是比較明顯的了。最高性能

的電壓基準，如AD588和AD688,對于它們的輸出和輸出接地端采用開爾文接法（見圖13）。接線時應

靠近誤差源周圍的反饋回路避免電壓降的影響：當電流緩沖放大器被用來驅動許多負載，或吸收流到錯誤

方向的電流時它們也可修正增益和失調誤差。檢測端應該接到緩沖放大器的輸出端（最好接在負載上）。

問：什么叫開爾文接法?答：開爾文接法（Kelvinconnections）又稱強制與檢測接法（forceandsense

connections）,是用來消除電路中導線上產生的電壓降影響的一種簡便方法。如圖14（a）所示，負載

電流（IL）和導線電阻（R）在負載上產生一個電壓誤差，VERROR=RXILo圖14（b）所示的開爾文接

法解決了放大器的強制環(huán)路內的導線電阻和檢測的負載電壓所帶來的問題。放大器對負載電壓的任何誤差

都做了修正。在圖14所示的電路中放大器的輸出電壓實際上應該為10V+VERROR,在負載上的電壓

卻是所要求的10V。

AD588有三個放大器用來提供開爾文接法。放大器A2專門用來接地強制檢測，而獨立的放大器A3和A4

可任意選用作為其它的強制檢測接法的核心器件。

圖1.3AD588功能框圖

圖13AD588功能框圖

圖L4開爾文接法的優(yōu)點

圖14開爾文接法的優(yōu)點

問：“流到錯誤方向”是什么意思？

答：考慮一個工作電源電壓為+10V、輸出為+5V的基準。假如它的5V輸出端是通過一個接地的電阻

器取出的，那么電流將從基準端流出。假如電阻器不接到電源的+10V端，那么電流將流入基準端。大

多數基準允許電流流入或流出o但是有些基準只允許提供電流而不吸收電流或者吸收能力比流出能力小得

多。這樣的器件，利用產品說明中規(guī)定的輸出電流方式可以識別，對于有相當大的凈電流必須流入基準端

的應用場合，就不能使用這種器件。-個常見的例子是用一個正基準改為負基準（見圖15）.

問：為什么不去買一個負基準呢？

答：因為大多數單極性電壓輸出的基準都是正基準。當然，兩端有源基準可用于任何極性，它們的使用方

法和齊納二極管相同（并且它們通常是帶隙基準）。

對于被用作負基準的三端正基準，它肯定會吸收電流。它的輸出端連到接地端，而它的接地端（將成為負

基準端）經過一個電阻器（或一個恒流源）接到負電源端。正電源端通常必須接到正電源，它至少比接地端

要高幾伏。但有一些器件也能用二端方式提供負基準：正電源端和輸出端都接到接地端。

電阻器RS（或恒流源）必須選擇適合于負電源所要求值，并且基準負載電流、接地端電流和輸出端電流都

在額定范圍內。

圖1.5AD586負基準接線圖

圖15AD586負基準接線圖

問：容性負載是怎么回事？

答：許多基準帶有輸出放大器，當接上大的容性負載工作時，輸出會變得不穩(wěn)定并且可能振蕩。因此為了

減少噪聲，在基準輸出端接上（兒個UF或更大）的大電容是不妥當的，但1?10nF的電容常常是允許的,

有一些基準（如AD588）有減少噪聲端，電容可以安全地接上去。假如提供強制檢測端，在容性負載條件

下有可能改善回路動態(tài)特性。為弄清楚，清查閱產品說明和咨諭制造廠家應用工程師。即使電路是穩(wěn)定的,

使用大的容性負載也是不合理的，因為這樣會使基準導通時間增加。

問：電源一接通，基準能立即導通嗎？

答：決不是這樣。在許多基準中驅動基準元件（齊納管或帶隙基準）的電流是從穩(wěn)定輸出中分流出來的。這

種正反饋增加了直流穩(wěn)定性，但卻產生?個阻制啟動穩(wěn)定的“斷”狀態(tài)。芯片內部電路為了解決這個問

題并且便于啟動，通常設計成吸收接近最小的電流，所以許多基準要稍微慢一點才能達到指標（一般需要

1~10ms）,有些基準確實給出了比較快的啟動特性，但也有一些還是比較慢的。

假如設計師需要在電源接通后要求基準電壓能非常迅速地應用于電路中，就要挑選具有足夠快的導通特性

的基準，并且應使降噪電容（noisereductioncapacitance）最小。為了使系統(tǒng)省電，基準導通延遲可能

會限制數據轉換系統(tǒng)選通供電的機會，即使基準位于轉換器芯片內部，這個問題仍然應該考慮。另外考

慮轉換器的電源起動特性在這種系統(tǒng)中也是同樣重要的。

高精度的基準在電源接通后，芯片達到熱穩(wěn)定之前可能需要一個額外的熱穩(wěn)定周期并且使得受熱所引起

的失調達到它們的最終穩(wěn)定值，這種影響在產品說明中將會給出，一般不超過幾秒鐘的時間。

問：能否使用高精度基準來代替內部基準使轉換器更準確？

答:不必要。例如常規(guī)的AD574的換代產品——高速AD674B出廠調整好的校準誤差為025%（±10LSB）,

它帶有內部基準準確度在±100mV（l%）以內。因為10V的025%為25mV,所以滿度為10000V+

25mV。假如一個具有居的AD674B,出廠調整時，用增加1%增益方法使?jié)M度成為10000V調整到高的

內部基準（10IV）,倘若把精確度基準為1000V的基準AD588接到AD674B基準的輸入端，滿度就變

為10100V,誤差是原來指標中最大誤差的4倍，所以這種做法是不必要的。

時間基準

問：你為什么說系統(tǒng)的時鐘是?種基準？

答：這個說法并不是指對模數轉換器所施加的轉換時鐘。原則上它用于數據采集系統(tǒng)的采樣時鐘。在這些

系統(tǒng)中，對于存儲、通信、計算分析或其它處理需要對信號按照預定的間隔（通常是等間隔）重復采樣。采

樣時鐘的品質是系統(tǒng)性能的一個限制因素。

問：晶體振蕩器是非常穩(wěn)定的，是嗎？

答：晶體振蕩器雖然具有很好的長期穩(wěn)定性，但它經常產生短期的相位噪聲。如果設計者不使用晶體振蕩

器而使用RC弛張振蕩器（如555或4046）也會導入相位噪聲。弛張振蕩器有很大的相位噪聲。

問：怎樣才能保證采樣時鐘具有低的相位噪聲？

答：在你的微處理器或數字信號處理器中不能使用晶體振蕩器電路作為采樣時鐘源。在晶體振蕩器電路中

盡可能不使用邏輯門電路。晶體振蕩器通常是用邏輯門過激勵晶體構成的，這不僅對長期穩(wěn)定性沒有好

處，而且會引入比一個簡單的晶體管振蕩器還壞的相位噪聲。另外來自處理器的數字噪聲，或者從集成

封裝的其它門電路來的數字噪聲（假設邏輯門用作振蕩器）將作為相位噪聲出現在振蕩器輸出端。

理想情況下，可使用?只晶體管或場效應管作為晶體振蕩器和具有?個邏輯門的緩沖器。這個邏輯門和振

蕩器本身具有去耦極好的電源。集成封裝的門電路將不被采用，因為來白那里的邏輯噪聲將對信號相位調

制（它們可以用在直流場合，但不能用于快速開關狀態(tài)）。

假如在晶體振蕩器和各種模數轉換器的采樣時鐘輸入端之間有一個分頻器，要使這個分頻器的電源與系統(tǒng)

邏輯分別進行去耦，以使電源噪聲避開相位調制時鐘。

采樣時鐘電源線應遠離所有的邏輯信號線以防止來自引入的相位噪聲干擾。同時它還應遠離低電平模擬信

號線，以免使之惡化。

問：你已經告訴我不要使用處理器中的時鐘振蕩器作為采樣的時鐘源。為什么不能使用？因為這些信號之

間有一個恒定的相位關系，所以兩者用同一振蕩器不是很合理嗎？

答：確實如此，但在這種情況卜.使用一個獨立的低噪聲振蕩器驅動處理器的時鐘輸入和經過分離緩沖的采

樣時鐘分頻器（雖然它們可封裝在一起）常常是比使用處理器中的振蕩器要好。在具有低采樣速率中等精度

的系統(tǒng)中使用處理器內部振蕩器才有可能，但要用圖16核對。

問：一個采樣時鐘上的噪聲問題究竟怎樣嚴重?這個問題在有關數據采集系統(tǒng)的文章中很少見。

答：因為使用系統(tǒng)的限制因素是采樣保持電路的孔徑抖動，所以采樣時鐘的相位噪聲往往被忽視。但假如

我們把系統(tǒng)作為一個整體考慮，那么孔徑抖動恰恰是采樣時鐘鏈中總相位噪聲的一個成分。最新的采樣模

數轉換器的孔徑抖動的重要性比相位噪聲的其它成分要小。

橫度正弦波柏人頻率(MHZ)

圖L6采樣時鐘的總相位抖動對信量比或有效位數的影響

圖16采樣時鐘的總相位抖動對信噪比或有效位數的影響

圖16示出了采樣時鐘的總相位抖動對信噪比或有效位數(ENOB)的影響。這個抖動有效值為tph,它

由采樣時鐘振蕩器相位抖動、當傳輸采樣時鐘經過系統(tǒng)時引入的相位抖動和模數轉換器的采樣保持放大器

的孔徑抖動三者的平方和的平方根(rss)組成。圖16的數據可能有一些不準確，因為它用來說明僅需

不太大的相位噪聲便會使高分辨率采樣系統(tǒng)性能變壞。

02壓頻轉換器

問：應該怎樣遠距離傳輸模擬信號而又不損失精度？

答：對這個常見問題的最好解決方法是使用壓頻轉換器(VFC)以頻率形式傳輸模擬信號。VFC是利輸出

頻率與輸入信號成正比的電路。通過光電隔離器、光纖鏈路、雙絞線或同軸電纜和無線電鏈路在遠距離傳

輸線路上傳輸頻率信號使其不受干擾這是相當容易的，如圖21所示。

傳軸通道傳輸通道

“pEH也包時＞短,比工舞

VV

圖2.1應用VFC遠距離傳輸模擬信號框圖

圖21應用VFC遠距離傳輸模擬信號框圖

如果要求傳輸的信息一定是數字量，那么只要把接收器做成為一個頻率計數器，利用單片機很容易實現。

通過頻壓轉換器(FVC)可以把頻率轉換成模擬電壓，一般VFC經過適當接線都具有反轉換，即FVC的功能,

常用于鎖相環(huán)。

問：VFC如何工作？

答：VFC有兩種常用類型：多諧振蕩器式(如AD537)和電荷平衡式(如AD650),見圖22.

(a)多諧振蕩器式VFC

(b)電荷平衡式VFC

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S）多諧振蕩器式VFC

圖2.3電荷平衡式VFC的積分器輸出波形

圖23電荷平衡式VFC的積分器輸出波形

多諧振蕩器式VFC把輸入電壓轉換成電流，電流要對電容器進行充電，然后通過比較器和觸發(fā)電路對電容

器放電。用穩(wěn)定的基準設置切換閾值電壓，具有單位傳號空號比（markspaceratio,簡稱MS）的輸出

頻率與輸入信號成正比。

電荷平衡式VFC由一個積分器、比較器和精密電荷源組成。將輸入信號加到積分器充電。當積分器輸出電

壓達到比較器的閾值電壓時，電荷源被觸發(fā)并且有固定的電荷從該積分器中被遷移。電荷放電的速率一定

與被施加的電壓相一致，因此電荷源被觸發(fā)的頻率與積分器的輸入電壓成正比，見圖23。

問：這兩種類型的VFC的優(yōu)缺點如何？

答：多諧振蕩器式VFC簡單、便宜、功耗低而且具有單位MS輸出（與某些傳輸介質連接非常方便）。其缺

點是精度低于電荷平衡式VFC,而且不能對負輸入信號積分。

電荷平衡式VFC比較精確，而且負輸入信號也能對輸出有貢獻。它的缺點是對電源要求較高，（輸入端通

常都是運放的反相輸入端）具有低的輸入阻抗，其輸出波形為脈沖串而不是單位MS方波。

問：在VFC中最重要的誤差有哪些？

答：在大多數精密VFC中有三種誤差：失調誤差、增益誤差和線性誤差，而且它們都隨溫度變化。對于大

多數的精密電路其失調誤差和增益誤差都可由用戶調整，但是線性誤差則不能調整。然而（如果外接電容

選擇適當，待后面介紹），VFC的線性誤差在?般情況下都是相當好的。

問：如何調整VFC的增益和失調？

答：從原理上來講，首先應該在零頻率調整失調，然后在滿度（FS）調整增益。但是實際上，在確認“零頻

率”時會出現問題，因為VFC在此狀態(tài)時根本不振蕩。因此用一個小的輸入信號（如0?1%FS）來調整

失調，從而調到一個標稱頻率，接著在滿度調整增益，然后重復上述步驟調整一、二次。

例如，假設所用的VFC在10V輸入時，FS輸出為100kHz。理想情況下，10V輸入應該給出100kHz

輸出，而10mV輸入應該給出100Hz輸出。所以失調應加10mV輸入調整到100Hz輸出。然后在10V

輸入條件下調整到100kHz輸出。但是由于增益誤差對10mV失調調整稍有影響，因此，為了減小剩余誤

差必須重復上述調整過程。

如果使用VFC時帶有軟件校準，通常引入一個精密的失調電壓，以便確定VFC在“零輸入”時對應的頻率。

用微機測量在0V和FS輸入時的VFC輸出，計算失調電壓和增益比例因子。必要時也可減少增益以便使

VFC不超過其最大額定頻率，見圖24。

圖24VFC的增益與失調調整

問：當使用VFC時，需要什么樣的電路保護措施？

答：除了精密模擬電路常用的保護措施（接地、去耦、電流路徑選擇、噪聲隔離等）以外，使用VFC主要的

防護措施是選擇電容器以及對輸入和輸出電路進行分離。

精密VFC所用的關鍵電容器（多諧振蕩器式VFC用的定時電容器和電荷平衡式VFC用的單穩(wěn)定時電容器）

都必須隨溫度變化保持穩(wěn)定。另外，如果電容器有介質吸收，那么VFC會產生線性誤差并且使建立時間變

壞。

如果電容器被充電、放電，然后開路，此時電容器可能恢復一些電荷，這種效應稱作介質吸收（DA）。使用

這種電容器，會降低VFC或采樣保持放大器（SHA）的精度。因此VFC和SHA都應該使用聚四氟乙烯或聚丙

烯電容器或者使用低DA的零溫度系數陶瓷電容器。

VFC的輸入與輸出之間的耦合也會影響其線性誤差。為了防止出現問題，還應遵守去耦規(guī)則和常用的布線

防護措施。在使用光電耦合時應特別小心，因為它需要大電流驅動（10?30mA）。

問：如何構成頻壓轉換器（FVC）?

答：有兩種常用方法：一種方法是輸入頻率觸發(fā)電荷平衡式VFC的單穩(wěn)電路，用一只電阻器與其積分電容

器相并聯；第：種方法是，將輸入頻率加到鎖相環(huán)(PLL)的相頻比較器上。使用任何一種類型的VFC都可

作為PLL的振蕩器。第一種方法的基本原理圖如圖25所示。

圖25用VFC構成FVC

在每個輸入頻率周期，電荷AQ傳送到R與C構成的漏泄積分器。當達到平衡時，在每個周期內都有等量

的電荷必須泄漏掉。對于輸入頻率f,對應的周期T(=l/f),電荷以I=V/R平均速率泄漏，因此V=AQ?f?R。

雖然這個平均電壓與電容C無關，但輸出脈動卻與C成反比。峰峰脈動電壓AV由公式AV=AQ/C決定。

這表明脈動電壓與頻率無關(假設與輸入周期有關的短時間內傳送電荷Q)。這種類型的FVC的建立時間由

指數時間常數RC決定，根據RC可以計算出規(guī)定誤差范圍內的建立時間。

從上述公式可以看出，這種類型的FVC具有相互依賴的關系，所以不可能使其脈動電壓和建立時間都能獨

立地達到最佳。為了解決這個問題，我們必須使用鎖相環(huán)(PLL),見圖26。

頻率輸入一而質比較器|.低通旋波器――輸出電壓

IVCOJ

圖2.6基本鎖相環(huán)框圖

圖26基本鎖相環(huán)框圖

圖26所示的PLL式FVC僅有一點不同于其它的PLL：常規(guī)PLL的壓控振蕩器(VCO)都是單片結構，但

不要求線性度，所以這里用帶有線性控制的VFC來取代VCO。在伺服系統(tǒng)中，負反饋保持VFC的輸出頻

率等于其輸入頻率。FVC的輸出電壓，即VFC的輸入電壓，與其輸入頻率成精確的比例關系。

有關PLL系統(tǒng)的設計已超出本章的討論范圍，但如果使用4000系列CMOSPLL,4046,僅作為一個相位檢

測器(因為4046中的VC0傳遞函數的線性度不太理想)，可用AD654VFC作為VC0按圖27所示

住，為防化閂機.4周必那族

.伎到＜v2-3)v以F.

ffi2.7使用A1MS4作為VCO構成的銀格環(huán)

圖21使用AD654作為VCO構成的鎖相環(huán)

接成FVC。

問：什么是同步VFC?

答：同步VFC是指線性度和穩(wěn)定性都經過改進的一種電荷平衡式VFC。由外部時鐘驅動的雙穩(wěn)電路取代了

原來的單穩(wěn)電路。精密電流向積分器放電所用的固定時間等于外部時鐘的一個時鐘周期。

SVFC的其它優(yōu)點是，當積分器輸入電壓達到比較器的閾值電壓時（不是關鍵速率）并不開始放電，而是在

下一個時鐘周期開始放電。SVFC輸出與時鐘同步，所以它很容易與計數器、微處理器等數字器件連接。

SVFC用于多通道系統(tǒng)是非常有用的，它可以消除多個非同步頻率之間的相互干擾問題。

SVFC有兩個缺點。因為輸出脈沖與時鐘同步，所以脈沖間隔不等并且抖動很大。這對于把SVFC用作模數

轉換器的用戶沒有影響，但對于用作精密振蕩器的用戶卻有影響。另外，時鐘對比較器的電容耦合，當

SVFC在2/3或1/2FS處會產生注入鎖相效應（injectionlockeffects）,在其輸出頻率的響應范圍內

產生個很小的（1MHz時鐘，18位分辨率會有4?6位）死區(qū)。布線或結構設計不合理會使這種效應變壞。

盡管存在上述問題，由于取代定時單穩(wěn)電路改進了SVFC性能，使其成為高分辨率VFC主要應用中的理想

器件。

問：可以實現同步FVC嗎？

答：可以，而且具有很好的性能。最好使用可接成FVC的SVFC,而且時鐘對這兩種傳輸路徑的兩端可以

公用。如果對同步FVC的輸入信號與時鐘的相位不同，那么會產生嚴重的時序問題。這種情況只能利用外

部邏輯（兩個D觸發(fā)器）來建立正確的相位關系。

03高速比較器

問：為什么我不能使用高增益或開環(huán)結構的標準運算放大器作為電壓比較器？

答：如果可接受的響應時間是幾卜微秒，可以這樣做。實際上，如果你再要求運算放大器具有低偏置電流、

高精度和低失調電壓，那么選擇運算放大器可能比大多數標準電壓比較器更合適。但是由于大多數運算放

大器為了反饋穩(wěn)定，都具有內部相頻補償，所以使其響應時間達到納秒級是相當困難的。然而，低價格通

用比較器LM311的響應時間為200ns。

另外，運算放大器輸出與標準邏輯電平不容易匹配。因為運算放大器沒有外部箝位或電平轉換電路，它作

為比較器工作時輸出電壓在正、負電源電壓范圍內有幾伏的擺動，所以與標準TTL或CMOS邏輯電平不兼

容。

問：我的比較器產生振蕩難以控制，為什么出現這種情況？

答：請檢查一下電源旁路。印制線路板上即使幾英寸長的電源線導電帶都會產生不利的直流電阻和電感。

這樣，當輸出狀態(tài)改變時產生的瞬態(tài)電流會引起電源電壓的波動，通過地線和電源線把這種波動反饋到輸

入端。所以在安裝低漏電電容（01nF陶瓷電容）時應盡可能靠近比較器的電源引腳，以便在高速切換

期間使電容器作為低阻抗能量儲存器。

問：我已經安裝了旁路電容器，但是仍然不能解決高速比較器的振蕩問題?，F在應該怎么辦？

答：可能是比較器的接地問題。一定要使接地引線盡可能短并且要接到低阻抗接地平面以減小通過引線電

感的耦合作用。盡可能使用接地平面，避免使用插座。產生振蕩的其它原因可能是相對輸入端的信號源高

阻抗和雜散電容所致。甚至是幾千歐的源阻抗和幾皮法的雜散電容都會產生難以控制的振蕩。所以應該

縮短引線，包括示波器探頭地線夾的引線。為得到最佳測試結果，應使用最短接地引線（小了25cm）

以使引線電感量最小。

問：我緩慢地改變比較器的輸入電壓，當它通過閾值電壓時，我的比較器輸出端似乎出現“震顫”。為什

么我從比較器的輸出端得不到一個干凈的轉變波形？

答：比較器的高增益和寬頻帶通常是這個問題的根源。噪聲不但被放大而且也像信號一樣通過轉變區(qū)，所

以噪聲快速響應放大器輸出，產生來回跳動。另外，比較器在轉變期間其靈敏度(即增益)比較高，由于反

饋增加從而引起振蕩。如果有可能，對信號進行濾波以減小伴隨的噪聲。

為了克服噪聲還可以利用滯后特性，類似齒輪系中的間隙，在輸出狀態(tài)翻轉之前對輸入變化要求有一定的

余量。例如，AD790,輸出由高到低轉變之后，其內部的滯后特性要求輸入電壓(正輸入)增加500uV才

產生由低到高的轉變。

問：如果我的比較器內部不帶延遲電路，能否外加？

答：可以。利用外部正反饋。這樣做使比較器輸出端的一小部分送回到正輸入端。這種方法的簡單接線如

圖31所示。從低轉變點(LTP)到高轉變點(UTP)的延遲后電壓取決于反饋電阻RF,源阻抗RS,輸出低

電平VL和輸出高電平VH。其中低轉變點和高轉變點由下式決定：

VLXRSRS+RF和VHXRSRS+RF

WX肅屏和-X冷心

圖3」比較器外接延遲電路

圖31比較器外接延遲電路

圖32示出由于比較器外接延遲電路可以“清理”比較器的輸出波形。圖32(a)示出的是沒有延遲

電路的雙極性輸出的比較器輸出波形。當三角波輸入(波形A)通過轉變點(地)時，比較產生強烈振蕩(并

且把振蕩的一部分耦合到地和信號源)。圖32(b)示出的是外接5mV延遲特性的同一比較器的響應波形，

可以看出轉變點比圖32(a)干凈得多。

xS比救越箱出

HH?JV崢崢但三冊流

±5V比較器輸出

UH.IV弊”值一：角渡

圖I2延遲電路有助于清理比較器推出波影

圖32延遲電路有助于清理比較器輸出波形

外部延遲電路存在的問題是輸出電壓取決于電源電壓和負載。這說明延遲電壓可根據不同的應用而改變。

雖然這會影響分辨率，但這不是主要問題，因為延遲范圍一般很小，而且允許有計算值2或3倍(或更多)

的安全裕度(safetymargin)。更換幾個比較器可有助于相信這種安全裕度。還應注意，不要使用線繞電

阻用于反饋，因為它產生的電感會帶來麻煩。

問：傳播延遲和傳播延遲離差兩者之間的差別如何？這兩項技術指標哪一個更重要？

答：傳播延遲是指從輸入信號跨越轉變點到比較器輸出狀態(tài)真正翻轉所需要的時間。傳播延遲離差是傳播

延遲的變化作為過激勵電平的函數。如果在自動測試系統(tǒng)中的引腳驅動電路中使用比較器，那么傳播延遲

離差將決定其最大邊緣分辨率(edgeresolution)。相反，可以把傳播延遲看作固定的時間偏移，所以可

用其它方法進行補償。

問：我有個+5V電源并且不想外加電源。我能否在單電源情況下使用比較器？

答：可以。但是為建立一個閾值電壓，使用一個在器件共模范圍內旁路性能充分穩(wěn)定的基準源。該信號幅

度也要相對這個基準源。

問：有時會遇到比較器出現意想不到的現象。產生這個問題的原因是什么？

答：請檢查一下輸入信號的共模范圍。與運算放大器不同，它的兩個輸入端的工作電壓通常具有相同的

水平。而比較器的兩個輸入端具有很大的差分電壓擺動。如果兩端輸入電壓超過器件規(guī)定的共模范圍(甚

至在規(guī)定的信號范圍以內)，比較器可能錯誤響應。為了使比較器正常工作，一定要保證兩端輸入信號不

超過比較器規(guī)定的共模范圍。例如，AD790差分輸入信號范圍為土VS,但其共模范圍為-VS至(+VS-2)。

問：當比較器離線時，為了減小漂移，你能提供個自動調零電路嗎？

答：試驗電路如圖33和34所示。在校準方式時，輸入斷開，比較器的正輸入被切換到接地端。比

較器接入?個帶有?對極性相反的低壓源的環(huán)路，這兩個低壓源根據該比較器的輸出狀態(tài)交替地對?個緩

沖電容器充電。如果比較器的負輸入端高于地電位，那么比較器的輸出將為低，1UF緩沖電容器將被接

到負電壓源(-365mV),從而使緩沖放大器輸出電壓將斜坡式下降直到低于比較器的正輸入端(接地)電位

為止，即正延遲和偏移，此時比較器翻轉。如果比較器的負輸入端低于地電位，那么比較器的輸出將為高,

緩沖電容器將被接到正電壓源（+365mV）,緩沖放大器輸出將斜坡式上升。在最終狀態(tài)，（當斜坡或變化超

過延遲電壓時）每次比較器翻轉，電流的極性都改變，因此電容器電壓平均為緩沖器和比較器的失調電壓。

在校準周期結束時，結型場效應管（JFET）輸入開關被斷開，緩沖電容器充電電壓等于比較器和緩沖器的失

調電壓土延遲電壓。同時，校準信號變低，禁止極性開關的反饋并且使比較器的輸入信號接到比較器的輸

入端（2腳）。

比較出

電壓

AD79U負貸入洋

SVpt!ph

三角披（5kHz）

AD790正輸入第

圖33比較器輸出、緩沖器輸出和比較器輸入

?

采A

S3.4在校準周期期間自動調零比較器總體給出偏移

圖34在校準周期期間自動調零比較器總體輸出偏移

04運算放大器

問：為什么有這樣多不同類型的運算放大器？

答：因為在不同的應用中有這樣多的重要參數，還因為不可能使這些參數同時都達到最佳。所以運算放

大器可以根據速度、噪聲（電壓噪聲、電流噪聲或兩者）、輸入失調電壓和漂移、偏置電流和漂移及共模

電壓范圍進行選擇。與電源有關的其它選擇因素還包括：輸出功率、功耗、工作電壓、環(huán)境溫度范圍和封

裝形式。不同的電路結構和制造工藝可對不同的性能參數進行優(yōu)化。

問：運算放大器在結構上有共同點嗎？

答：有。大多數類型（電壓輸入）運算放大器都有三級結構，第一級是帶有差分輸入和差分輸出的輸入級,

具有高共模抑制；第：級是帶有差分輸入和單端輸出的增益級，電壓增益很高，一般具有單極點頻率響應;

第三級是輸出級，通常具有單位電壓增益，結構框圖如圖41所示。

圖電壓輸入運算放大器結構框圖

圖41電壓輸入運算放大器結構框圖

問：運算放大器在結構上有哪些不同點？

答：運算放大器在基本結構上有許多不同點。最主要的一點是輸入級的結構。輸入級幾乎都是長尾對結構

（一對放大器接成圖42所示的形式），但器件的選擇對運算放大器輸入參數的影響至關重要。為了避免

對某種半導體器件的傾向性，這里給出的是熱陰極電子管圖，因為目前的熱電子器件一般都不采用集成電

路芯片構成輸入級，而只有單片運算放大器才具有由雙極型場效應管（FET）構成的輸入級。

由雙極型晶體管構成的長尾對式差分放大器如圖43所示。它的主要特點是噪聲很低并且適當調整后失

調電壓也很低。另外，如果輸入級的失調電壓調整到最小，那么一定會有最小的失調漂移。它的主要缺點

是受晶體管的發(fā)射極電流和基極電流比例的限制。另外，如果發(fā)射極電流對輸入級足夠大以便有合適的

帶寬，那么基極電流（從而也使偏置電流）也要相當

圖4.2由熱陰極電子管構成的“長尾對”差分放大器

圖42由熱陰極電子管構成的“長尾對”差分放大器

圖4.3簡單的雙極型晶體管構成的差分放大器

圖43簡單的雙極型晶體管構成的差分放大器

大（通用運算放大器為50?1000nA,高速運算放大器高達10uA）。

反相輸入端和同相輸入端的偏置電流都是單極性的并且匹配得很好（兩者之差稱作失調電流），其中偏置電

流較小的一路隨溫度增加而減小。在許多應用中，使用精密匹配電阻進行補償來提高偏置電流。圖44

示出一個偏置電流補償電路，其中同相輸入端偏置電流經過電阻RC（稱作偏置補償電阻）。RC用來補償反

相輸入端偏置電流通過電阻R2時產生的壓降。RC的標稱值應該等于電阻R1與R2的并聯值，調整RC將

非零失調電流引起的誤差調至最小。這種偏置補償僅當偏置電流匹配得很好的情況卜才是有用的。如果

匹配得不好，偏置補償電阻居然會引起誤差。

如果規(guī)定的雙極型輸入級沒有這么大的偏置電流，那么運算放大器的設計者可以采用不同形式的偏置補

償（見圖45）。雖然采用相同的長尾對，但每個基極所需要的主要電流都是由芯片內一個電流源提供

圖4.4偏置補償電阻可使偏置電流誤差減至最小

圖44偏置補償電阻可使偏置電流誤差減至最小

I,

凈偏

凈偏#電流可按

6任.敬方向就動

圖4.5偏置撲償雙極型輸入級

圖45偏置補償雙極型輸入級

的。這樣可使外部偏置電流減小到10nA以下，不影響失調、溫漂、帶寬或電壓噪聲，而且偏置電流隨溫

度變化很小。

這種結構的輸入級有兩個缺點：一是電流噪聲增加；：是外部偏置電流匹配得不好（實際上，當芯片溫度

變化時，偏置電流可沿相反方向流動或改變極性）。對于許多應用來說，這兩個缺點根本不算毛病。實際

上，一種最常見的低失調運算放大器0P07就屬于這種結構，同樣OP27,OP37和AD707,它們

的失調電壓都僅為15NV。當運算放大器產品說明中明確給出雙極性偏置電流（例如±4OnA）時，常

常認為這種類型的放大器是偏置補償放大器。

在甚至幾個納安（nA）的偏置電流都不允許的情況下，通常用場效應管取代雙極型晶體管。在過去，MOSFET

對運算放大器的輸入級還存在一定的噪聲，盡管現代半導體工藝正在克服這個缺點。另外還因為MOSFET

失調電壓也相當高，所以為了制造高性能低偏置電流的運算放大器，使用結型場效應管（JFET）作為輸入級。

典型JFET運算放大器輸入級原理圖如圖46所示。JFET的偏置電流與流過器件的電流無關，所以甚

至寬頻帶JFET放大器可能有很低的偏置電流（幾十皮安是常見的），而且AD549在室溫條件下保證偏置電

流低于60fA（每3us一個電子）。“在室溫”這個條件是很重要的，此時JFET的偏置電流等于其柵極

二極管的反向漏電流，而且硅二極

圖&6JFET運算放大瓶輸入級原理圖

圖46JFET運算放大器輸入級原理圖

管的反向漏電流隨溫度每增加10°C大約增加一倍。JFET運算放大器的偏置電流隨溫度變化并不穩(wěn)定。

實際上在25?125°C溫度范圍內，JFET運算放大器的偏置電流能增加到1000倍以上（這對于MOSFET運

算放大器同樣適用，因為多數MOSFET放大器的偏置電流等于其柵極保護二極管的漏電流）。

JFET放大器的失調電壓雖然在制造期間進行了調整，但是最小的失調不一定對應最小的溫度漂移。因此，

JFET運算放大器的電壓失調和漂移應該分別調整，這樣調整的結果要比最佳雙極型放大器的電壓失調和

漂移數值稍大一點（最佳JFET運算放大器的電壓失調和漂移典型值分別為250uV和5uV/°C）。但是

ADI公司最近研究出一種新的專利調整方法，預期新一代的JFET運算放大器將會得到極好的結果。

因此我們可以看出，運算放大器的失調電壓、失調電壓漂移、偏置電流、偏置電流漂移和噪聲之間存在著

相互權衡的關系，而且選擇不同的輸入結構具有不同的輸入特點。表41比較了三種常見運算放大器輸

入結構的特點。

我們還應注意到以AD705為代表的另一類運算放大器，它采用超8雙極型FET（BiFET）工藝，它既具有低

失調電壓和低失調電壓漂移，又具有低偏置電流和低偏置電流漂移。

問：用戶還應該了解運算放大器哪些其它特性？

答：JFET運算放大器常遇到的?個問題是倒相問題。如果JFET運算放大器的輸入共模電壓太靠近負電源,

那么反相輸入端與同相輸入端的作用顛倒，即負反饋變成正反饋，并且電路可能閂鎖。這種閂鎖不一定具

有破壞性，但是要恢復正常必須關斷電源。圖47示出了電路未出現閂鎖情況下的這種倒相作用。使用

雙極型放大器或用某種方法限制信號的共模范圍可避免這種倒相問題。

表41運算放大裝輸入級特慢比較

簡單儡置樸償FFT

雙極型雙極型輸入級

失調電壓低低中等

失調電壓漂移低低中等

偏置電流高中低-很低

偏置匹配優(yōu)良X?中等

（電流可反向）

儡置電流潦移低低每增加1OX：

偏流加倍

噪聲低低中等

表41運算放大器輸入級特性比較

簡單雙極型偏置補償雙極型FET輸入級

失調電壓失調電壓漂移偏置電流偏置匹配偏置電流漂移噪聲低低高優(yōu)良低低低低中差（電流可.反向）低低

中等中等低-很低中等每增加10°C偏流加倍中等

圖4.7當輸入接近負電源電壓時出現的倒相

圖47當輸入接近負電源電壓時出現的倒相

如果輸入信號比相應的運算放大器的電源電壓更正或更負，那么在雙極型和JFET運算放大器中都會出現

較嚴重的閂鎖。如果輸入端比+VS+07V更正或者比-VS-07V更負，那么電流可能流過通常被偏置截

止的二極管。這樣同樣可以導通由這個運算放大器的某些擴散作用形成的晶閘管（SCR）,使電源短路從而

使器件損壞。

為了避免這種破壞性閂鎖現象，重要的是防止運算放大器的兩個輸入端電壓超過電源電壓。在器件導通

期間可能產生嚴重的后果：如果在接通電源電壓之前對運算放大器加輸入信號，那么當接通電源時可能立

即損壞運算放大器。不論什么時候出現危險，不論是超過電源電壓，也不論是運算放大器接通電源之前加

輸入信號，處于危險狀態(tài)的兩個輸入端為防止出現閂鎖，都應該用二極管箝位（最好使用快速、低正向電

壓的肖特基二極管）。為防止二極管電流過大還需要接限流電阻（見圖48）。

圖4.8防止閂鎖保護電路

圖48防止閂鎖保護電路

這個保護電路本身也會帶來問題。上述二極管的漏電流可能會影響該電流的誤差估算。如果使用玻璃封裝

的：極管，并且將其暴露在熒光環(huán)境"那么由于光電效應，其漏電流會以100Hz或120Hz頻率被調制，

從而會產生交流聲及直流漏電流。限流電阻的熱噪聲可能更加損壞電路的噪聲特性，而且流過限流電阻

的偏置電流可能使失調電壓明顯增加。所有這些影響，在設計這種保護電路時都應該考慮。

05數模轉換器

問：我最近看到一份關于低價格16位、30MSPS數模轉換器(DAC)的產品說明。經過檢杳發(fā)現其微分線性

誤差(DNL)僅達到14位的水平，達到滿度階躍0025%(12位)時的建立時間為35nsi/286MHz。請問

這種器件是否最好僅達到14位、28MSPS水平?如果這種DAC僅達到14位的單調性，那么最低兩位好像

不起作用。為什么產生這種結果?我又怎樣驗證接線無誤呢？

答：這里的問題很多，讓我們逐一說明，首先從最后一個問題開始。你可以通過實驗來證實第15位和第

16位接線正確，當輸入數字量為00…00,00-01,00…10和00…11時?，觀察輸出端產生非常好的4等

級階梯波，其中每個階梯波的高度對應滿度值的1/65536。你能夠看到，輸入的階梯波高度經過一段時

間在00…00與00…11之間擺動，或者在某個更寬的范圍內看到更詳細的擺動，這些是非常有用的。這正

是分辨率技術指標的關鍵所在，它表明這種DAC對于16位數字量表示65536個輸入碼具有輸出對應216

個不同電壓值的能力。

對于要求既能處理強信號又能處理弱信號的系統(tǒng)，一般需要足夠大的動態(tài)范圍。一個典型的實例就是早期

光盤唱機上所用的DAC。這種DAC雖然有16?20位的動態(tài)范圍，但是卻只有大約14位的DNL。這種表示

數字輸入的不準確程度遠沒有動態(tài)范圍足夠寬更為重要。動態(tài)范圍應該遠大于光盤記錄的音頻范圍，并且

在重放時，不論是強音或柔聲都應有很小的音頻噪聲。正是由于這種DAC的價格很低才為光盤唱機所接受。

一個16位的DAC之所以稱為“16位DAC”是由于其分辨率所致，而分辨率又與其動態(tài)范圍密切相關。動

態(tài)范圍是指DAC可分辨的最大信號與最小信號之比。因此動態(tài)范圍又取決于噪聲大小。在理想的ADC或

DAC中無法消除的噪聲屬于量化噪聲。

問：什么是量化噪聲？

答：一個理想的n位DAC呈鋸齒波形的量化噪聲是指按線性增長的模擬量值與其對應的按階梯形增長的數

字量之間的差值。量化噪聲的有效值是量程(即峰峰值)的"(2n+13),或-(602n+1079)dB,即位

丁峰峰值之下。對于正弦波輸出信號，如果用峰峰值表示DAC的量程，那么其有效值是量程的2/4或-9

03dB?因此一個理想的n位DAC的滿度信噪比可用dB表示為602n+l76dB

由于模擬信號的改變是通過許多量化階梯產生的，所以與其伴隨的量化噪聲就像“白噪聲”一樣附加在模

擬信號上。在DAC實際應用中，構成電路的所有器件產生的總量化噪聲限制了能檢測最小信號的幅值，總

噪聲是按照各個器件的量化噪聲平方和的平方根(rss)形式合成的。

問：我還是擔心DNL這項指標。一個DAC如果只達到14位DNL,是否意味著它不可能達到16位的單調性？

換句話說，是否它的最低兩位對總準確度影響不大？

答：確實如此，然而是否值得擔心要看應用情況。如果你的儀器在應用中確實需要16位分辨率，全部編

碼的準確度都達到1/2LSB并且達到規(guī)定誤差帶1LSB的滿度建立時間為3125ns（將在后面作簡要討

論），那么這利FAC確實不合適。但是，正如前面介紹的例子，如果你實際上只需要16位動態(tài)范圍來處

理小區(qū)域的精細結構，那么你不必要求總準確度很高。如果既考慮價格便宜又要求總準確度很高，那么實

際上是很難辦到的。

關于DNL在信號處理應用中需要考慮的問題是：（1）由DNL引起的噪聲能力；（2）DAC產生的信號類型。讓

我們考慮一卜.這兩個問題是如何影響其性能的。

在多數情況卜.，DAC的DNL只在其傳遞函數中的一些特定點處出現。這種誤差作為雜散信號出現在DAC的

輸出信號中，從而降低了其信噪比。如果這些雜散信號很強，致使它與有用信號無法區(qū)分，那么這種DNL

就是太大了。評價DNL的另一種方法就是利用好碼數量與壞碼數量的比率，壞碼數量多表明DNL大。這就

是信號類型的重要性。

DAC的應用場合不同，可能關心其傳遞函數的區(qū)域也不同。例如，假定這種DAC既能產生很大的信號又

能產生很小的信號。當信號很大時，DNL引起的誤差占有的比例很高。但是在許多應用中，由于信號本身

很大，其信噪比仍符合要求。

現在考慮信號很小的情況。在這種情況下DNL出現在小信號傳遞函數的實際區(qū)域可能很小。實際上，在特

定的區(qū)域內，由DNL產生的雜散信號的大小可以與DAC的量化噪聲相比。當量化噪聲成為決定信噪比的限

制因素時，16位分辨率與14位分辨率相比確實不同（相差12dB!）

問：好，我明白了為什么有這么多種類的DAC,為什么必須認真理解應用中的各項技術指標。實際上，產

品說明或許給出許多典型的工作特性曲線，但難以提供真正有用的信息。那么建立時間是怎么回事？

答：DAC的更新速率取決于數字輸入電路能接收新輸入信號的速率，而建立時間是指模擬輸出電路能達到

規(guī)定的準確度水平所需的時間。通常輸入滿度數字階躍信號，從數字輸入變遷50%處開始?直到達某個規(guī)

定的誤差帶（一般為±1/2LSB）所需要的時間。

正像準確度一樣，對不同應用場合的時域特性要求差異很大。如果要求轉換中的總準確度和滿度階躍，那

么對建立時間的要求將會很高（例如CCD圖像數字化儀中的失調修正）。與此相反，在波形合成應用中，?

般要求采樣之間的步長很小。堅實的應用基礎表明，連續(xù)采樣中的滿度步長意味著以奈奎斯特速率（采樣

速率的一半）進行采樣。在這種情況下，想要設計種有效的抗鏡像濾波器（antiimagingfilter）是極

其困難的。

鑒于上述情況，用于波形重建和許多其它應用場合的DAC必然要使用過采樣。對于這種采樣方法不需要滿

度建立時間。正是利用了這個特性，過采樣方法不但準確度能滿足要求，而且采樣速率也超過滿度指標的

規(guī)定。

附：關于信噪比公式的推導

v

因為正弦波信號有效值Vm=1受，

其中V”表示峰峰值鋸齒波量化噪聲有效值

Ng——三LSB

2/3

、位DAC的量程（峰峰值）為2'LSB

所以DAC的量化噪聲與量程之比：

N,g1

LSBX」r

2°LSB2?+>C

201ogio舟亍,|

--(6.02N+10.79)dB

DAC的有效值Vg與其量程之比：

N?.Vp.py17T

丁

=201og,o1---

因此，DAC的信噪比公式;

201cgM=20k>g［

=201og

=-9.03dB[-(6.02nH-10.79)]dl

-(6.02n4-l.76)dB,即

201og10(6.02n+1.76)dB

06SA模數轉換器

問：我想使用￡△ADC,但是有一些問題。因為它與以前我所用過的轉換器似乎有明顯的差別。當著手

設計抗混疊濾波器時，我首先?？紤]哪些問題？

答：過采樣轉換器的主要優(yōu)點是防止混疊所需要的濾波變得十分簡單。為了弄清楚為什么會這樣，以及對

濾波器有些什么限制，首先，讓我們看一卜.這種轉換器所使用的基本的數字信號處理方法。為了設計抗混

疊濾波器，我們把XAADC看作一種常規(guī)的高分辨率轉換器，以遠高于奈奎斯特采樣速率進行采樣，

其后還跟一個數字采樣抽取電路（decimalor）和數字濾波器。進入數字抽取電路的輸入信號是一種與噪聲

整形傳遞函數無關的1位位流（1-bitserial）.

對輸入信號以調制器輸入采樣速率Fms進行采樣，Fms比兩倍的最大輸入信號頻率（奈奎斯特串行位

速率）還耍高得多。圖61示出的曲線可以看作是抽取濾波器的頻率響應。其中在fb和Fms-fb之間

的頻率成分大幅度衰減，因此可以使用數字濾波器來濾掉轉換器頻帶范圍內［0,Fms-fb］而又不包括

有用帶寬［0,fb］的所有信號。但轉換器不能區(qū)分是頻帶［0,土fb］范圍內呈現的輸入信號，還是［kF

ms,土fb］范圍內呈現的輸入信號（其中k為整數）。通過采樣處理把在［kFms,±fb］范圍內的任何信

號（或噪聲）都混疊到有用頻帶［0,fb］內。只能以數字采樣方式工作的采樣抽取濾波器對衰減這些信號無

能為