IntroductiontoMicroelectronicsThirdEdition《微電子概論》（第3版）郝躍賈新章史江一5.4.2半定制實(shí)現(xiàn)方式5.4專(zhuān)用集成電路實(shí)現(xiàn)方式5.4.1全定制實(shí)現(xiàn)方式目錄5.4.3可編程邏輯實(shí)現(xiàn)方式2門(mén)陣列5.4.2半定制實(shí)現(xiàn)方式目錄3門(mén)海1標(biāo)準(zhǔn)單元4積木塊式版圖設(shè)計(jì)方法概述優(yōu)點(diǎn)：可以通過(guò)模塊化的設(shè)計(jì)復(fù)用，實(shí)現(xiàn)設(shè)計(jì)簡(jiǎn)化，快速實(shí)現(xiàn)目標(biāo)；有多種不同程度的實(shí)現(xiàn)方式，可以兼顧TTM與PPA，實(shí)現(xiàn)較好的折衷針對(duì)集成電路指標(biāo)，部分設(shè)計(jì)任務(wù)由第三方預(yù)先完成，該設(shè)計(jì)并非只是針對(duì)當(dāng)前芯片的設(shè)計(jì)，而是要考慮通用性。由于由第三方完成的設(shè)計(jì)并非針對(duì)特定的芯片目標(biāo)，其通常要求具有較好的復(fù)用性對(duì)于數(shù)字電路，是最普遍的實(shí)現(xiàn)方式，有多種形式對(duì)于模擬電路，針對(duì)常用模塊，可以IP形式實(shí)現(xiàn)缺點(diǎn)：不是最優(yōu)PPA方案概述常見(jiàn)半定制實(shí)現(xiàn)方式ASIC實(shí)現(xiàn)方式全定制方式半定制方式標(biāo)準(zhǔn)單元門(mén)陣列門(mén)海FPGAeASICeFPGAFFSA1.標(biāo)準(zhǔn)單元標(biāo)準(zhǔn)單元（StandardCell），簡(jiǎn)稱(chēng)單元，是集成電路的主要實(shí)現(xiàn)方式之一，集成電路發(fā)展初期，隨著集成化的提高，頻繁使用的門(mén)電路版圖都靠人工定制化實(shí)現(xiàn)變得很不現(xiàn)實(shí)，對(duì)基本門(mén)電路預(yù)先進(jìn)行版圖設(shè)計(jì)，提取參數(shù)，然后進(jìn)行復(fù)用完成集成電路設(shè)計(jì)的方法應(yīng)運(yùn)而生相對(duì)于全定制，無(wú)法進(jìn)行一些細(xì)節(jié)的針對(duì)性?xún)?yōu)化方便積木塊式的自動(dòng)化設(shè)計(jì)，可以極大提升設(shè)計(jì)效率特點(diǎn)：高度固定，寬度以CPP（柵極節(jié)距）為步進(jìn)長(zhǎng)度變化。通過(guò)cell，構(gòu)建了集成電路的最小復(fù)用模塊，實(shí)現(xiàn)晶體管的物理封裝工藝上，需要針對(duì)產(chǎn)品制作版圖，并制作全套的光刻板標(biāo)準(zhǔn)單元緩沖器標(biāo)準(zhǔn)單元版圖示例2輸入與門(mén)5輸入與門(mén)寄存器2.門(mén)陣列優(yōu)點(diǎn)：多個(gè)產(chǎn)品可以共用同一母片，節(jié)省小批量產(chǎn)品的成本與研發(fā)時(shí)間由門(mén)單元以陣列的形式組成，通過(guò)不同的連接，可以形成不同的邏輯門(mén)，完成預(yù)定的功能。是早期的一種半定制實(shí)現(xiàn)方式，陣列單元之間有布線(xiàn)通道工藝上，母片的器件層光刻板會(huì)提前做好，只需要針對(duì)產(chǎn)品設(shè)計(jì)互連線(xiàn)方案，制作版圖，并制作互連線(xiàn)光刻板；缺點(diǎn)：芯片面積的利用率較低，相對(duì)標(biāo)準(zhǔn)單元，PPA優(yōu)化程度差2.門(mén)陣列門(mén)陣列母片結(jié)構(gòu)行列預(yù)留布線(xiàn)通道行預(yù)留布線(xiàn)通道門(mén)陣列柵格結(jié)構(gòu)3輸入或非門(mén)連線(xiàn)方式3.門(mén)海優(yōu)點(diǎn)：多個(gè)產(chǎn)品可以共用同一母片，節(jié)省小批量產(chǎn)品的成本與研發(fā)時(shí)間由不共柵的PMOS管和NMOS管構(gòu)成晶體管對(duì)形式的基本單元，柵、漏源留有接觸孔/通孔位，通過(guò)“編程”定義晶體管的連接關(guān)系，實(shí)現(xiàn)特定功能；片上不在預(yù)留布線(xiàn)通道，不使用的晶體管區(qū)域可用作布線(xiàn)區(qū)隔離：PMOS柵接VDD、NMOS柵接GND，相比門(mén)陣列，節(jié)約面積工藝上，母片的器件層光刻板會(huì)提前做好，只需要針對(duì)產(chǎn)品設(shè)計(jì)互連線(xiàn)方案，制作版圖，并制作互連線(xiàn)光刻板；缺點(diǎn)：芯片面積的利用率較低，與門(mén)陣列相比，沒(méi)有專(zhuān)用的布線(xiàn)通道，對(duì)于高速信號(hào)如時(shí)鐘，實(shí)現(xiàn)有局限3.門(mén)海門(mén)海母片結(jié)構(gòu)晶體管隔離，無(wú)預(yù)留布線(xiàn)通道單元實(shí)現(xiàn)實(shí)例4.積木塊式版圖設(shè)計(jì)方法優(yōu)點(diǎn)：各個(gè)模塊可以根據(jù)需要（PPA）分別進(jìn)行優(yōu)化，實(shí)現(xiàn)整體PPA優(yōu)化，對(duì)于超大規(guī)模電路，通常采用BottomUp方式集成實(shí)現(xiàn)又任意多元胞法，依據(jù)目標(biāo)功能，把各個(gè)功能模塊定義成具有不同尺寸的矩形（直角邊任意多邊形）的版圖方式，版圖實(shí)現(xiàn)可以是標(biāo)準(zhǔn)單元、門(mén)陣、門(mén)海，或者全定制積木塊版圖實(shí)例小結(jié)半定制實(shí)現(xiàn)方式比較ASIC實(shí)現(xiàn)方式全定制方式半定制方式標(biāo)準(zhǔn)單元門(mén)陣列門(mén)海FPGA