中國(guó)電子學(xué)會(huì)

中國(guó)電子學(xué)會(huì)團(tuán)體標(biāo)準(zhǔn)

《現(xiàn)場(chǎng)可編程門陣列（FPGA）芯片時(shí)序可靠性測(cè)試規(guī)范》編

制說(shuō)明

一、工作簡(jiǎn)況

1、任務(wù)來(lái)源

《現(xiàn)場(chǎng)可編程門陣列（FPGA）芯片時(shí)序可靠性測(cè)試規(guī)范》標(biāo)準(zhǔn)制定是2021年中國(guó)電子

學(xué)會(huì)團(tuán)體標(biāo)準(zhǔn)計(jì)劃項(xiàng)目之一，計(jì)劃號(hào)：JH/CIE210-2021，由中國(guó)電子學(xué)會(huì)可靠性分會(huì)提出，

由中國(guó)電子學(xué)會(huì)可靠性分會(huì)歸口，主要承辦單位為工業(yè)和信息化部電子第五研究所。項(xiàng)目起

止時(shí)間：2021.12-2022.12。

2、主要工作過(guò)程

2021年12月成立規(guī)范項(xiàng)目組，標(biāo)準(zhǔn)項(xiàng)目組成員包括FPGA芯片的設(shè)計(jì)單位、測(cè)試單位、

應(yīng)用單位，能夠涵蓋FPGA芯片產(chǎn)業(yè)鏈的主要環(huán)節(jié)。

2021年1月項(xiàng)目組召開(kāi)標(biāo)準(zhǔn)起草會(huì)，組織相關(guān)人員研讀FPGA芯片相關(guān)標(biāo)準(zhǔn)，對(duì)標(biāo)準(zhǔn)的

適用范圍、相關(guān)范例進(jìn)行研究。

2022年3月項(xiàng)目組形成標(biāo)準(zhǔn)草稿。

3、標(biāo)準(zhǔn)編制的主要成員單位及其所做的工作

本標(biāo)準(zhǔn)由工業(yè)和信息化部電子第五研究所牽頭，征集FPGA相關(guān)企業(yè)、高校參與編制。

其中工業(yè)和信息化部電子第五研究所負(fù)責(zé)標(biāo)準(zhǔn)調(diào)研、對(duì)規(guī)范技術(shù)點(diǎn)的完善與修改以及意見(jiàn)征

集，最終形成測(cè)試規(guī)范草案。

二、標(biāo)準(zhǔn)編制原則和確定主要內(nèi)容的論據(jù)及解決的主要問(wèn)題

1、編制原則

參照GB/T1.1-2020《標(biāo)準(zhǔn)化工作導(dǎo)則第1部分：標(biāo)準(zhǔn)化文件的結(jié)構(gòu)和起草規(guī)則》進(jìn)行標(biāo)

準(zhǔn)編制。

2、確定標(biāo)準(zhǔn)的主要內(nèi)容和框架

標(biāo)準(zhǔn)中對(duì)于測(cè)試儀器設(shè)備、測(cè)試流程、測(cè)試包公案等主要內(nèi)容的規(guī)定都來(lái)自于大量的文

獻(xiàn)調(diào)研和編制組長(zhǎng)期的測(cè)試經(jīng)驗(yàn)。本標(biāo)準(zhǔn)的結(jié)構(gòu)和內(nèi)容框架包括：（1）范圍；（2）規(guī)范性

引用文件；（3）術(shù)語(yǔ)和定義；（4）設(shè)備；（5）測(cè)試流程；（6）測(cè)試報(bào)告。

3、編制過(guò)程中解決的主要問(wèn)題

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經(jīng)過(guò)十余年的發(fā)展，F(xiàn)PGA芯片的測(cè)試技術(shù)已經(jīng)發(fā)展得比較成熟，但對(duì)于在實(shí)踐中，一

個(gè)完整的FPGA時(shí)序可靠性檢測(cè)流程應(yīng)該包含哪些步驟，各步驟應(yīng)該如何實(shí)施，目前尚不存

在國(guó)內(nèi)外的相關(guān)標(biāo)準(zhǔn)。因此，迫切需要針對(duì)FPGA芯片時(shí)序可靠性測(cè)試方法及其實(shí)施流程、

步驟和方法制定相應(yīng)的標(biāo)準(zhǔn)。

基于此，本文件主要編制過(guò)程中需要解決的主要問(wèn)題包括：

（1）明確標(biāo)準(zhǔn)的適用范圍。時(shí)序可靠性是指芯片在工作過(guò)程中芯片時(shí)鐘與信號(hào)之間的

延遲滿足正常工作條件。FPGA芯片作為一種可編程邏輯，其內(nèi)部資源調(diào)度存在一定的靈活

性，因此其時(shí)序約束需要保證功能的正確性，尤其是在高溫等惡劣的外部條件下。本文件限

定了標(biāo)準(zhǔn)的適用范圍為可多次編程的FPGA芯片，便于開(kāi)展多類資源的測(cè)試分析。

（2）在一般要求中明確測(cè)試框架。目前FPGA測(cè)試分為片上測(cè)試和外部測(cè)試。在FPGA

芯片制造完成后，通常會(huì)進(jìn)行FPGA芯片的測(cè)試。該測(cè)試過(guò)程中會(huì)采用ATE設(shè)備對(duì)FPGA的

制造問(wèn)題和關(guān)鍵時(shí)序進(jìn)行測(cè)試。但是采用外部設(shè)備進(jìn)行測(cè)試時(shí)測(cè)試精度和測(cè)試效率較低，測(cè)

試成本很高。為此，本文件提出的測(cè)試方法，采用了片上測(cè)試技術(shù)，通過(guò)FPGA芯片的可編

程能力開(kāi)展測(cè)試過(guò)程。

（3）時(shí)序可靠性測(cè)試內(nèi)容。FPGA由可配置的輸入輸出模塊（IOB），數(shù)字處理器（DSP），

數(shù)字時(shí)鐘管理單元(DCM)，以及存儲(chǔ)單元構(gòu)成，在測(cè)試過(guò)程中需要覆蓋主要的模塊和測(cè)試單

元，從而實(shí)現(xiàn)測(cè)試結(jié)果的可信性。本文件規(guī)定了測(cè)試的要求和覆蓋范圍，并對(duì)環(huán)境應(yīng)力下的

測(cè)試要求進(jìn)行了明確。

三、主要試驗(yàn)[或驗(yàn)證]情況分析和預(yù)期達(dá)到的效果

規(guī)范編制單位電子五所對(duì)FPGA應(yīng)用方進(jìn)行了廣泛的調(diào)研，對(duì)目前國(guó)內(nèi)外國(guó)際主流的

FPGA測(cè)試數(shù)據(jù)進(jìn)行了收集分析，同時(shí)調(diào)研了國(guó)內(nèi)主要的FPGA芯片。通過(guò)對(duì)FPGA使用的調(diào)

研分析，總結(jié)了目前FPGA時(shí)序可靠性測(cè)試的關(guān)鍵點(diǎn)，形成該測(cè)試規(guī)范。

近年來(lái)我國(guó)FPGA芯片發(fā)展已經(jīng)取得了長(zhǎng)足的發(fā)展，國(guó)內(nèi)紫光同創(chuàng)、復(fù)旦微電子、華微

等企業(yè)均推出了大規(guī)模的集成電路產(chǎn)品和工具。隨著國(guó)產(chǎn)FPGA的不斷發(fā)展，在國(guó)內(nèi)應(yīng)用端

已經(jīng)逐步替代了國(guó)外的FPGA芯片。但是國(guó)產(chǎn)FPGA芯片在應(yīng)用過(guò)程中出現(xiàn)了較多的時(shí)序問(wèn)

題，導(dǎo)致設(shè)計(jì)在運(yùn)行過(guò)程中出現(xiàn)可靠性、功能錯(cuò)誤或失效等。FPGA由大量可配置的輸入輸

出模塊（IOB），數(shù)字處理器（DSP），數(shù)字時(shí)鐘管理單元(DCM)構(gòu)成，均可視為模塊化的

IP核，大幅降低了硬件開(kāi)發(fā)的成本，成為了靈活的配置模塊。然而靈活的配置帶了其測(cè)試實(shí)

施過(guò)程復(fù)雜化，測(cè)試覆蓋率不足等問(wèn)題頻現(xiàn)。在FPGA應(yīng)用過(guò)程中，有很多不同原因可導(dǎo)致

應(yīng)用過(guò)程的失效，其中一個(gè)主要因素就是FPGA時(shí)序的違例導(dǎo)致的。由于FPGA芯片的時(shí)序

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由路徑上的眾多模塊決定，不同的互聯(lián)配置其時(shí)序影響不同。如何有效的測(cè)試FPGA芯片時(shí)

序可靠性對(duì)指導(dǎo)FPGA設(shè)計(jì)和應(yīng)用具有重要意義。

圖1典型FPGA結(jié)構(gòu)

項(xiàng)目組基于對(duì)FPGA結(jié)構(gòu)的分析，對(duì)典型FPGA關(guān)鍵模塊的測(cè)試點(diǎn)進(jìn)行了分解，形成測(cè)

試程序集，開(kāi)展了對(duì)FPGA各模塊的測(cè)試工作。

表1典型模塊測(cè)試點(diǎn)

測(cè)試項(xiàng)目覆蓋測(cè)試關(guān)鍵點(diǎn)

Single、Float、Double、特定位數(shù)整數(shù)（8、16、

DSP32、64、256）、乘加、預(yù)加等模式，F(xiàn)FT模型、

DFT模型

FIFO、FILO、存儲(chǔ)等模式，分大中小模塊，單元

BRAM

內(nèi)、模塊內(nèi)、跨模塊、跨區(qū)域等模式

DLL、PLL、DPS、DSS等模塊，分為高頻、中頻、

DCM

低頻等多速率條件測(cè)試

AND、NOR、OR等基礎(chǔ)模塊，單元內(nèi)部(2輸入、

3輸入、4輸入、5輸入、6輸入)查找表，小區(qū)

LUT

域（模塊內(nèi)4個(gè)LUT構(gòu)建）查找表，跨區(qū)域大型

查找表和復(fù)雜模塊

3.3V、1.8V、1.2V等IO電壓下開(kāi)展同BankIO同

IOB

步測(cè)試、跨BankIO同步測(cè)試，并發(fā)同步測(cè)試

以基準(zhǔn)頻率為準(zhǔn)設(shè)計(jì)不同速率下的差分接口，分

GTH別實(shí)現(xiàn)不同的接口協(xié)議進(jìn)行基準(zhǔn)測(cè)試，8b10b編

碼分析、PRBS碼生成器、QPLL和CPLL模塊

局部走線、并發(fā)走線、區(qū)域走線、全局走線、跨

布線資源

區(qū)互聯(lián)時(shí)序測(cè)試

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相比于片外測(cè)試，片上測(cè)試可以取得更高的測(cè)試精度。項(xiàng)目組通過(guò)設(shè)計(jì)多路并發(fā)

Time-To-Digital轉(zhuǎn)換器（TDC），可以實(shí)現(xiàn)10ps內(nèi)的延時(shí)測(cè)量精度，能夠滿足對(duì)FPGA各模

塊延時(shí)變化的精確測(cè)量，實(shí)現(xiàn)對(duì)時(shí)序可靠性的準(zhǔn)確分析。

四、與現(xiàn)行相關(guān)法律、法規(guī)、規(guī)章及相關(guān)標(biāo)準(zhǔn)的協(xié)調(diào)性

該標(biāo)準(zhǔn)不存在與相關(guān)現(xiàn)行的法律、法規(guī)和規(guī)章相抵觸之處，也不與其他標(biāo)準(zhǔn)相沖突。

五、知識(shí)產(chǎn)權(quán)情況說(shuō)明

本標(biāo)準(zhǔn)不涉及知識(shí)產(chǎn)權(quán)問(wèn)題。

六、貫徹標(biāo)準(zhǔn)的要求和措施建議

建議該規(guī)范以推薦性規(guī)范頒布實(shí)施。

組織措施：本規(guī)范在貫徹過(guò)程中依賴集成電路相關(guān)協(xié)會(huì)與聯(lián)盟，通過(guò)集成電路相關(guān)協(xié)會(huì)

與聯(lián)盟將標(biāo)準(zhǔn)引入到FPGA設(shè)計(jì)、生產(chǎn)和使用的各個(gè)環(huán)節(jié)，使其認(rèn)識(shí)到采用該測(cè)試方法的重

要性，從而能夠在實(shí)際應(yīng)用中選擇該測(cè)試方法進(jìn)行標(biāo)準(zhǔn)化測(cè)試。

技術(shù)措施：分析由于技術(shù)原因而影響FPGA無(wú)法滿足該測(cè)試要求的問(wèn)題，并采取相應(yīng)的

措施，如調(diào)整設(shè)計(jì)、改進(jìn)制造方法等實(shí)現(xiàn)與規(guī)范的一致性。

過(guò)渡辦法：直接過(guò)渡到該規(guī)范。

實(shí)施日期：本規(guī)范自批準(zhǔn)頒布起，半年后實(shí)施。

七、重要內(nèi)容法人解釋和其它應(yīng)予說(shuō)明的事項(xiàng)

無(wú)