基于HHGRACE180nmBCD工藝BGR模塊版圖設(shè)計(jì)及驗(yàn)證-PAGEI-上海建橋?qū)W院本科畢業(yè)設(shè)計(jì)（論文）-PAGE1-基于HHGRACE180nmBCD工藝BGR模塊版圖設(shè)計(jì)及驗(yàn)證摘要對(duì)于集成電路設(shè)計(jì)以及版圖設(shè)計(jì)的人來(lái)說(shuō)，大家對(duì)于帶隙基準(zhǔn)電壓源都不陌生，因?yàn)樗母呔鹊碾妷悍€(wěn)定以及良好的溫度穩(wěn)定性經(jīng)常被我們用在電路設(shè)計(jì)中。在電路工作中，一個(gè)帶隙基準(zhǔn)電壓源是否可以正常的進(jìn)行工作，將會(huì)直接影響到這個(gè)電路以及整個(gè)電路系統(tǒng)的功能是否得以實(shí)現(xiàn)。正是如此，所以在現(xiàn)在的模擬電路設(shè)計(jì)中經(jīng)常會(huì)用到帶隙基準(zhǔn)電壓源，然帶隙基準(zhǔn)電壓源的性能是否優(yōu)良也將是整個(gè)電路系統(tǒng)設(shè)計(jì)最基本也是最關(guān)鍵的技術(shù)要求之一。本篇論文主要介紹的是帶隙基準(zhǔn)電壓源的版圖設(shè)計(jì)與驗(yàn)證，對(duì)于電路來(lái)說(shuō)，畫(huà)版圖對(duì)電路要先有一定的了解，同時(shí)對(duì)電路也要有一定的分析，本次論文將帶隙基準(zhǔn)電壓源電路分為四個(gè)大塊，對(duì)這四塊電路進(jìn)行一個(gè)簡(jiǎn)單的分析，然后再根據(jù)版圖的設(shè)計(jì)要求將版圖進(jìn)行布局布線(xiàn)。這篇論文首先介紹的是帶隙基準(zhǔn)電壓源的背景發(fā)展趨勢(shì)以及研究意義，本文設(shè)計(jì)的帶隙基準(zhǔn)電壓源版圖設(shè)計(jì)使用的是HHGRACE180nmBCD工藝，畫(huà)版圖使用的是CadenceVirtuoso畫(huà)圖工具，版圖畫(huà)好以后再利用Cadence里面的MentorCalibre物理驗(yàn)證工具，利用它分別對(duì)所有的版圖模塊以及最后的總體版圖進(jìn)行DRC和LVS的驗(yàn)證。關(guān)鍵詞：BCD工藝，帶隙基準(zhǔn)，CadenceVirtuoso，Calibre驗(yàn)證工具-PAGEIV-BGRModuleLayoutDesignandVerificationbasedonHHGRACE180nmBCDProcessAbstractForICdesignersandlayoutdesigners,wearefamiliarwithbandgapvoltagereference,becauseitshigh-precisionvoltagestabilityandgoodtemperaturestabilityareoftenusedincircuitdesign.Inthecircuitwork,whetherabandgapvoltagereferencecanworknormallywilldirectlyaffectthefunctionofthecircuitandthewholecircuitsystem.Therefore,bandgapvoltagereferenceisoftenusedinanalogcircuitdesign.However,whethertheperformanceofbandgapvoltagereferenceisgoodornotwillbeoneofthemostbasicandkeytechnicalrequirementsofthewholecircuitsystemdesign.Thispapermainlyintroducesthelayoutdesignandverificationofthebandgapvoltagereference.Forthecircuit,thelayoutdrawingshouldfirsthaveacertainunderstandingofthecircuit,andalsohaveacertainanalysisofthecircuit.Thispaperdividesthebandgapvoltagereferencecircuitintofourblocks,andmakesasimpleanalysisofthesefourblocks,Thenaccordingtothedesignrequirementsofthelayout,thelayoutandwiringarecarriedout.Thispaperfirstlyintroducesthebackgrounddevelopmenttrendofbandgapreferencevoltagesourceandthesignificanceoftheresearch,thedesignofthebandgapreferencevoltagesourcelayoutinthispaperusesHHGRACE180nmBCDprocess,thelayoutisdrawnusingCadenceVirtuosodrawingtool,afterthelayoutisdrawnthenusetheMentorCalibrephysicalAfterthelayoutwasdrawn,theMentorCalibrephysicalverificationtoolwasusedtoverifyallthelayoutmodulesandthefinaloveralllayoutwithDRCandLVSrespectively.KeyWords：BCDProcess，BandgapReference，CadenceVirtuoso，CalibreVerificationTool目錄1緒論 11.1課題背景 11.2發(fā)展趨勢(shì) 11.3研究意義 32帶隙基準(zhǔn)源的介紹 42.1帶隙基準(zhǔn)源 42.2帶隙基準(zhǔn)電壓源的原理 42.2.1基準(zhǔn)電壓源分類(lèi)及特點(diǎn) 42.2.2帶隙基準(zhǔn)電壓源原理 42.3帶隙基準(zhǔn)電壓源的應(yīng)用 73Cadence軟件的介紹 83.1CadenceVirtuoso版圖繪制工具 83.1.1設(shè)計(jì)庫(kù)和工藝庫(kù) 83.1.2新建技術(shù)庫(kù) 83.1.3新建設(shè)計(jì)庫(kù) 103.1.4創(chuàng)建新設(shè)計(jì)單元 113.1.5VirtuosoLayout快捷鍵 123.2MentorCalibre物理驗(yàn)證工具 123.2.1Calibre工具的添加 123.2.2DRC驗(yàn)證的使用 133.2.3LVS驗(yàn)證的使用 154版圖設(shè)計(jì)規(guī)則及匹配 174.1設(shè)計(jì)規(guī)則 174.2匹配 174.2.1簡(jiǎn)單匹配 174.2.2軸對(duì)稱(chēng)匹配 184.2.3中心對(duì)稱(chēng)匹配 195BCD工藝介紹 205.1BCD工藝概述 205.2BCD工藝關(guān)鍵技術(shù)簡(jiǎn)介 205.2.1BCD工藝的基本要求 205.2.2BCD工藝兼容性考慮 206BGR模塊版圖的繪制 226.1晶體管模塊 226.2MOS管模塊 226.3電阻模塊 246.4電流鏡模塊 247BGR模塊版圖的驗(yàn)證 257.1DRC驗(yàn)證 257.2LVS驗(yàn)證 25結(jié)論 26參考文獻(xiàn) 27致謝 28·1··PAGE10·PAGE11緒論1.1課題背景在如今世界大潮流的發(fā)展下，我們國(guó)家的集成電路產(chǎn)業(yè)也在不斷地高速發(fā)展。由于芯片的集成度越來(lái)越高，而且對(duì)于芯片的面積就要做到越來(lái)越小，所以對(duì)于不管是集成電路的電路設(shè)計(jì)，還是集成電路的版圖設(shè)計(jì)要求是越來(lái)越高，特別是現(xiàn)在集成電路的版圖設(shè)計(jì)技術(shù)越來(lái)越來(lái)成熟，它已經(jīng)是實(shí)現(xiàn)集成電路制造中而不可缺少的設(shè)計(jì)環(huán)節(jié)之一了，除了電路設(shè)計(jì)，在設(shè)計(jì)端，集成電路版圖設(shè)計(jì)已經(jīng)比其他都還重要了。而帶隙基準(zhǔn)電壓源是作為一個(gè)參考電壓被用在溫度和電壓都不穩(wěn)定的環(huán)境中，由于帶隙基準(zhǔn)電壓源的使用越來(lái)越來(lái)頻繁，它已經(jīng)被應(yīng)用在我們常見(jiàn)的一些器件上，比如：比較器、A/D轉(zhuǎn)換器以及模擬電路中。正因?yàn)閹痘鶞?zhǔn)電壓源被廣泛應(yīng)用到很多模擬電路設(shè)計(jì)中，我認(rèn)為對(duì)于帶隙基準(zhǔn)電壓源的電路設(shè)計(jì)研究是很有意義的，當(dāng)然，帶隙基準(zhǔn)電壓源的版圖設(shè)計(jì)對(duì)于我來(lái)說(shuō)也是很有意義的。帶隙基準(zhǔn)源分為兩種，一種是帶隙基準(zhǔn)電壓源，另一種是帶隙基準(zhǔn)電流源。隨著基準(zhǔn)電壓源的廣泛使用，它已經(jīng)成為很多模擬模塊中常用的電路之一，比如在模數(shù)轉(zhuǎn)換器(ADC)、數(shù)模轉(zhuǎn)換器(DAC)中，帶隙基準(zhǔn)電壓源就在ADC和DAC中起著關(guān)鍵性的作用。而帶隙基準(zhǔn)電流源不用于帶隙基準(zhǔn)電壓源，帶隙基準(zhǔn)電壓源主要是工作在溫度和電壓都不穩(wěn)定的環(huán)境中，而帶隙基準(zhǔn)電流源則是被當(dāng)作一個(gè)具有高性能的運(yùn)算放大器器件，還被應(yīng)用在某些電路的偏置，對(duì)電路起一個(gè)偏置作用，當(dāng)然對(duì)于帶隙基準(zhǔn)電壓源來(lái)說(shuō)還有一個(gè)比較大的應(yīng)用，那就是用在LVDS驅(qū)動(dòng)器以及Viterbi解碼器中，但是目前常用的都是用于偏置電路中。1.2發(fā)展趨勢(shì)我們?cè)跁?shū)本上或者在網(wǎng)上查到的有關(guān)帶隙基準(zhǔn)電壓源電路的知識(shí)以及產(chǎn)生的原理帶隙基準(zhǔn)電壓源的產(chǎn)生是利用晶體管的基極—發(fā)射極之間的電壓，因?yàn)榫w管基極與發(fā)射極之間的Vm的有一定的負(fù)溫度系數(shù)，然后與在不同電流密度下的兩個(gè)相同的晶體管進(jìn)行相互補(bǔ)償，因?yàn)檫@兩個(gè)相同的集體管基極與發(fā)射極之間的電壓差有一定正溫度系數(shù)，這樣進(jìn)行補(bǔ)償后得到的輸出電壓就可以達(dá)到很低的溫度漂移系數(shù)。但在實(shí)際情況中，實(shí)際設(shè)計(jì)的電路，它有一定的運(yùn)放而且這個(gè)電路的運(yùn)放還有一定的失調(diào)電壓，失調(diào)電壓對(duì)晶體管的基極—發(fā)射極之間的電壓Vm有著很大的影響，而且這個(gè)電壓Vm與溫度又有著非線(xiàn)性的關(guān)系，這就讓傳統(tǒng)的帶隙基準(zhǔn)電壓源在溫度、功耗以及其他方面都無(wú)法達(dá)到現(xiàn)在集成電路設(shè)計(jì)的更高要求水平。隨著電子科學(xué)技術(shù)的高速發(fā)展，集成電路芯片尺寸已經(jīng)進(jìn)入到深亞微米時(shí)代，集成電路的發(fā)展要求更是以高的集成度、降低功耗為目的。在集成電路產(chǎn)業(yè)高速發(fā)展的同時(shí)，集成電路行業(yè)也逐漸與其它技術(shù)相互補(bǔ)償結(jié)合在一起,形成了新的產(chǎn)業(yè)發(fā)展方向。同時(shí)，隨著這些產(chǎn)業(yè)的變化以及集成電路的不斷創(chuàng)新，這使得設(shè)計(jì)者在對(duì)模擬電路設(shè)計(jì)時(shí)，對(duì)于最基本模塊的電壓、功耗以及精度都提出了新的要求。以前帶隙基準(zhǔn)源電路的一般電路結(jié)構(gòu)已經(jīng)難以適應(yīng)現(xiàn)在的集成電路設(shè)計(jì)要求。在最近這幾年，世界上集成電路行業(yè)的許多學(xué)者都對(duì)傳統(tǒng)的帶隙基準(zhǔn)電壓源進(jìn)行了大量的改進(jìn)，主要的目的還是還以降低帶隙基準(zhǔn)電壓源的溫度系數(shù)為目標(biāo)。通過(guò)改進(jìn)后的帶隙基準(zhǔn)電壓源還展現(xiàn)出來(lái)許多的優(yōu)點(diǎn)，比如：低功耗、低噪聲、低溫漂、高精度等優(yōu)點(diǎn)。改進(jìn)后的CMOS工藝帶隙基準(zhǔn)電壓源新的技術(shù)發(fā)展主要表現(xiàn)在下面的三個(gè)方面。(1)低溫度系數(shù)在低溫度系數(shù)下的帶隙基準(zhǔn)電壓源，它對(duì)于分辨率要求較高的DAC和ADC及其重要。對(duì)于已經(jīng)做了一階補(bǔ)償?shù)膸痘鶞?zhǔn)電壓源來(lái)說(shuō)，它的溫度系數(shù)可以做到10．60ppm／C。但是這對(duì)于要使帶隙基準(zhǔn)電壓源能夠穩(wěn)定工作還遠(yuǎn)遠(yuǎn)不夠，因此為了更好降低帶隙基準(zhǔn)電壓源的溫度系數(shù)以確保它的工作能力，我們就必須要對(duì)帶隙基準(zhǔn)電壓源做出高階補(bǔ)償。目前已經(jīng)出現(xiàn)而且被使用的高階補(bǔ)償技術(shù)只有利用MOS管的亞閾區(qū)v～I(xiàn)特性進(jìn)行補(bǔ)償。(2)工作在低電壓環(huán)境下的電壓基準(zhǔn)源隨著集成電路技術(shù)的不斷高速發(fā)展，目前已經(jīng)發(fā)展超大規(guī)模的狀態(tài)，集成電路規(guī)模越大集成度越高，所需要的集成電路的特征尺寸就會(huì)越來(lái)越小，自然集成電路所需要的電壓也越來(lái)越低。帶隙基準(zhǔn)電壓源的工作電壓一般都是在1.2V以上。但是在其他一些特定的電路結(jié)構(gòu)使用的帶隙基準(zhǔn)電壓源的電壓會(huì)在1V左右，在這些特定的電路結(jié)構(gòu)中，電壓會(huì)受到一定的限制，工作電壓受到的電壓限制主要來(lái)自于電路運(yùn)放工作時(shí)的電壓，而且這個(gè)受限電壓正是又MOS管的閾值電壓進(jìn)行限制的。(3)低功耗集成電路的低功耗是用來(lái)衡量集成電路性能是否達(dá)標(biāo)的標(biāo)準(zhǔn)之一。隨著芯片尺寸的不斷減小，低功耗、高集成度已經(jīng)成為芯片的尺寸是否還能再減小的一個(gè)標(biāo)準(zhǔn)之一。在傳統(tǒng)的集成電路的制造工藝中，最常用也是工藝最成熟的主要有下面這三種工藝：第一種是雙極型工藝，第二種是CMOS工藝、第三種是BiCMOS工藝。第一種工藝可以制造出高速度、驅(qū)動(dòng)能力強(qiáng)、器件，但是雙極型的器件在功耗和集成度方面已經(jīng)不能再滿(mǎn)足現(xiàn)在集成電路所需要集成的芯片數(shù)量，所以就有了第二種工藝；CMOS工藝可以制造出低功耗、集成度高CMOS器件，但是CMOS工藝制造出來(lái)的器件不僅速度低，而且驅(qū)動(dòng)能力還比較差，而現(xiàn)在的集成電路既要集成度高又要高速驅(qū)動(dòng)的能力。所以，COMS工藝也不是最佳的選擇，第三種工藝BiCMOS工藝是把前面的兩種工藝的器件同時(shí)制作在同一片芯片上，這樣前面兩種工藝的優(yōu)點(diǎn)就都可以合理的利用，讓它們互相取長(zhǎng)補(bǔ)短，發(fā)揮出各自工藝的的優(yōu)點(diǎn)，BiCMOS工藝為L(zhǎng)SI及VLSI發(fā)展奠定了良好的的發(fā)展基礎(chǔ)。1.3研究意義基準(zhǔn)電壓源是指模擬電路或混合信號(hào)電路中用作電壓基準(zhǔn)的具有相對(duì)較高精度和穩(wěn)定度的參考電壓源。它的溫度穩(wěn)定性以及抗噪性能影響著整個(gè)系統(tǒng)的精度和性能。模擬電路使用基準(zhǔn)源，或者是為了得到與電源無(wú)關(guān)的偏置，或者為了得到與溫度無(wú)關(guān)的偏置，其性能好壞直接影響電路的性能穩(wěn)定，可見(jiàn)基準(zhǔn)源是子電路不可或缺的一部分，因此性能優(yōu)良的基準(zhǔn)源是一切電子系統(tǒng)設(shè)計(jì)最基本和最關(guān)鍵的要求之一。帶隙基準(zhǔn)源由于能工作于低電源電壓下，溫度漂移、噪聲和電源抑制比（PSRR）等性能能夠滿(mǎn)足大部分系統(tǒng)的要求，所以帶隙基準(zhǔn)源在集成電路設(shè)計(jì)中得到了廣泛的研究與應(yīng)用。隨著現(xiàn)今IC產(chǎn)業(yè)的發(fā)展，要求帶隙基準(zhǔn)源電路工作電壓更低，盡可能處于低功耗，保持高精度，低溫度系數(shù)以及高電源抑制比，因此改進(jìn)帶隙基準(zhǔn)源電路成為現(xiàn)今一個(gè)很重要的課題。

2帶隙基準(zhǔn)源的介紹2.1帶隙基準(zhǔn)源帶隙基準(zhǔn)源：傳統(tǒng)的帶隙基準(zhǔn)電壓源是基于晶體管或齊納穩(wěn)壓管的原理而制成的，它們的溫度系數(shù)可以進(jìn)行相互補(bǔ)償，就得到了一個(gè)與溫度無(wú)關(guān)的帶隙基準(zhǔn)電壓源[1]。由于帶隙基準(zhǔn)電壓源的特性，它已經(jīng)被廣泛的應(yīng)用于模擬電路中，本文設(shè)計(jì)的就是一個(gè)帶隙基準(zhǔn)電壓源，它能達(dá)到0.8V—1.2V這樣的一個(gè)電壓，不管是帶隙基準(zhǔn)電壓源還是帶隙基準(zhǔn)電流源，它們與制造工藝的參數(shù)的關(guān)系都很小，與溫度的關(guān)系是確定的。這就跟我們需要一個(gè)帶隙基準(zhǔn)電壓源的目的是一樣的，我們?cè)陔娐沸枰膸痘鶞?zhǔn)電壓源就是一個(gè)跟電源以及工藝無(wú)關(guān)，但是溫度又是確定的一個(gè)直流電壓[2]。2.2帶隙基準(zhǔn)電壓源的原理2.2.1基準(zhǔn)電壓源分類(lèi)及特點(diǎn)1.帶隙基準(zhǔn)電壓源：①優(yōu)點(diǎn)：對(duì)于溫度不敏感；低工作電壓；簡(jiǎn)單的電路結(jié)構(gòu)，低故障率，可用于大量生產(chǎn)；在單片的集成電路上很容易實(shí)現(xiàn)②缺點(diǎn)：需要加入啟動(dòng)電路；輸出參考電壓低于電源電壓2.隱埋齊納二極管基準(zhǔn)電壓源：①優(yōu)點(diǎn)：精度高，溫度系數(shù)低，電路結(jié)構(gòu)比較簡(jiǎn)單而且容易設(shè)計(jì)②缺點(diǎn)：器件多，線(xiàn)路結(jié)構(gòu)復(fù)雜，容易出現(xiàn)故障3.XFET基準(zhǔn)電壓源：①優(yōu)點(diǎn)：溫度系數(shù)比較?、谌秉c(diǎn)：因?yàn)殡x子注入的摻雜濃度的大小對(duì)于輸出電壓大小影響很大，所以很難控制輸出電壓大小，實(shí)現(xiàn)起來(lái)非常困難4.E/DNMOS基準(zhǔn)電壓源：①優(yōu)點(diǎn)：高電源抑制比②缺點(diǎn)：制作工藝復(fù)雜，技術(shù)要求較高2.2.2帶隙基準(zhǔn)電壓源原理這是此次帶隙基準(zhǔn)電壓源版圖設(shè)計(jì)的電路圖，如圖2.1所示，用到的器件主要有MOS管、晶體管、電阻。根據(jù)電路的功能來(lái)分析，可以將整個(gè)電路分為四塊，第一塊就是啟動(dòng)電路；第二塊是偏置電路，；第三塊是運(yùn)算放大器電路；第四塊是疊加電壓電路，通過(guò)前面三塊電路提供一個(gè)電壓，最后得出一個(gè)與溫度無(wú)關(guān)的直流電壓，壓值達(dá)到0.8—1.2V。圖2.1總體電路圖啟動(dòng)電路啟動(dòng)電路部分如圖2.2所示，M0-M5是一串NMOS管，P37是一個(gè)PMOS管，P36是電流鏡的一部分。電路由VDD輸入一個(gè)高電平，流經(jīng)M0-M5，在P37左側(cè)形成一個(gè)低電平A，使三極管P37導(dǎo)通，輸出一個(gè)高電平B。圖2.2啟動(dòng)電路偏置電路偏置電路部分如圖2.3所示，P38、P39是電流鏡的一部分，N52、N53是一對(duì)柵極相連的NMOS管，Q4、Q5是兩個(gè)基極和集電極短接在一起的PNP三極管。由啟動(dòng)電路部分輸出的高電平B進(jìn)入偏置電路后，在N52、N53處得到兩個(gè)電壓，VC和VD，此時(shí)，VC和VD與Q4的電壓相等，即VC=VD=VBE1，Q5的電壓為VBE2。因Q4和Q5的面積比為1:2，所以Q4和Q5存在一個(gè)電壓差ΔVBE=lnVT，VT為正溫度系數(shù)電壓，即熱電壓kT/q，其中k是玻爾茲曼常數(shù)，q是電子的電荷，約為26mV。此時(shí)，能夠得出偏置電路輸出的偏置電流Ib為：Ib=Δ其中，ΔVBE是三極管Q4、Q5的電壓差，R是電阻R4的阻值。圖2.3偏置電路運(yùn)算放大器電路運(yùn)算放大器電路如圖2.4所示。偏置電流Ib通過(guò)電流鏡被復(fù)制到運(yùn)算放大器電路。運(yùn)算放大器電路采用了傳統(tǒng)的兩級(jí)運(yùn)算放大器。第一級(jí)是PMOS輸入的差分，其次是用于增加總增益的共源配置的第二級(jí)。運(yùn)算放大器的共模輸入電壓為VX=VY≈0.7V，由電壓VBE施加。該運(yùn)算放大器是一個(gè)自偏置電路，因此偏置電流來(lái)自基準(zhǔn)本身，對(duì)電源電壓的敏感性較低。圖2.4運(yùn)放電路疊加電壓電路疊加電壓電路如圖2.5所示，Q8、Q9同樣為兩個(gè)基極和集電極短接在一起的PNP管。在經(jīng)過(guò)運(yùn)算放大器電路之后，在疊加電壓電路部分中的兩個(gè)結(jié)點(diǎn)處得到VF=VG=ΔVBE。若將電路中的電阻R15、R16看作一個(gè)整體R1，將電阻R0、R18看作一個(gè)整體R2，可得一個(gè)電壓：VREF=VBE+即：VREF=VBE+其中，VREF就是帶隙基準(zhǔn)電壓，約為1.2V。圖2.5疊加電壓電路2.3帶隙基準(zhǔn)電壓源的應(yīng)用由于帶隙基準(zhǔn)電壓源的優(yōu)良的特性，它已經(jīng)被應(yīng)用到我們身邊的很多電子產(chǎn)品中，因?yàn)槲覀兩磉叺脑S多電子產(chǎn)品里面都有電路還是模擬電路。所以，也許我們現(xiàn)在在用的電子產(chǎn)品里面就有帶隙基準(zhǔn)電壓源。比如：在數(shù)據(jù)轉(zhuǎn)換器這個(gè)器件中，帶隙基準(zhǔn)電壓源提供的是一個(gè)絕對(duì)的電壓，用它來(lái)跟輸入的電壓進(jìn)行比較來(lái)確定適當(dāng)?shù)碾妷狠敵?這個(gè)就是帶隙基準(zhǔn)電壓源的一個(gè)典型應(yīng)用，因?yàn)橛辛藨?yīng)用才會(huì)有數(shù)據(jù)轉(zhuǎn)換器這個(gè)器件。還有在我們常用的電壓調(diào)節(jié)器中，帶隙基準(zhǔn)電壓源提供的是一個(gè)固定電壓值，用它與被輸出的電壓進(jìn)行一個(gè)電壓大小的比較，就可以得到一個(gè)可以用于調(diào)節(jié)輸出電壓的反饋電壓[3]。3Cadence軟件的介紹Cadence是一款大型的EDA應(yīng)用型軟件，用它可以完成許多電子產(chǎn)品設(shè)計(jì)方面需要設(shè)計(jì)的東西，包括有模擬電路設(shè)計(jì)、數(shù)字電路設(shè)計(jì)、FPGA設(shè)計(jì)以及版圖板設(shè)計(jì)等等[4]。Cadence可以完成仿真、電路圖設(shè)計(jì)、自動(dòng)布局布線(xiàn)、版圖設(shè)計(jì)和驗(yàn)證等功能。Cadence工具有多種，版圖所使用的設(shè)計(jì)工具是VirtuosoLayoutEdit。因?yàn)樗墓δ荦R全，成熟度很高，所以它在進(jìn)行電路的仿真、電路圖的設(shè)計(jì)、版圖的設(shè)計(jì)以及驗(yàn)證等方面都有著超越其他軟件的優(yōu)勢(shì)[5]。3.1CadenceVirtuoso版圖繪制工具Cadence軟件是按照庫(kù)（library）、單元（cell）、和視圖（view）的層次實(shí)現(xiàn)對(duì)文件的管理。庫(kù)文件是一組單元的集合，包含著各個(gè)單元的不同視圖。單元是構(gòu)造芯片或者邏輯結(jié)構(gòu)的最低層次的結(jié)構(gòu)單元，例如反相器、運(yùn)算放大器等。視圖位于單元層次之下，包括電路圖（schematic）版圖（layout）和符號(hào)（symbol）等。3.1.1設(shè)計(jì)庫(kù)和工藝庫(kù)在Cadence中，庫(kù)文件包括技術(shù)庫(kù)和設(shè)計(jì)庫(kù)。①設(shè)計(jì)庫(kù)設(shè)計(jì)庫(kù)是針對(duì)用戶(hù)而言的，不同的用戶(hù)可以有不同的設(shè)計(jì)庫(kù)。②技術(shù)庫(kù)技術(shù)庫(kù)是針對(duì)集成電路制造工藝而言的，不通過(guò)特征尺寸的工藝，不同芯片制造廠商的技術(shù)庫(kù)時(shí)不同的，為了能夠完成集成電路芯片的制造，用戶(hù)的設(shè)計(jì)庫(kù)必須和某個(gè)工藝庫(kù)相關(guān)聯(lián)。技術(shù)庫(kù)是由基于技術(shù)文件（techfile.tf）生成的一個(gè)庫(kù)。技術(shù)文件（technologyfile）包含層的定義，幾何，物理，電學(xué)設(shè)計(jì)規(guī)則以及版圖轉(zhuǎn)換成GDSII時(shí)所用的層號(hào)。這個(gè)庫(kù)是必須存在的，方便以后繪制版圖。每一個(gè)技術(shù)文件（techfile.tf）都對(duì)應(yīng)于一個(gè)工藝制程。3.1.2新建技術(shù)庫(kù)當(dāng)我們?cè)趖erminal中啟動(dòng)Virtuoso之后，在開(kāi)始繪制版圖前，為了方便后續(xù)的文件整理以及驗(yàn)證，必須要先建立一個(gè)自己的庫(kù)。第一步就是要在CIW（CommandInterpreterWindow命令控制臺(tái)）窗口中點(diǎn)開(kāi)庫(kù)管理器，如圖3.1所顯示。圖3.1庫(kù)管理器打開(kāi)庫(kù)管理器后，進(jìn)入了庫(kù)編輯菜單。點(diǎn)擊庫(kù)路徑視圖，其基本定義在對(duì)應(yīng)當(dāng)前目下的cds.lib文件中，如圖3.2所示。圖3.2編輯菜單進(jìn)入庫(kù)路徑視圖后，就可以選擇添加庫(kù)，如圖3.3所示。圖3.3添加庫(kù)然后選擇自己的庫(kù)和路徑，點(diǎn)擊OK就新建完成，如圖3.4所示。圖3.4選擇技術(shù)庫(kù)3.1.3新建設(shè)計(jì)庫(kù)新建設(shè)計(jì)庫(kù)的第一步如圖3.5所示，在庫(kù)編輯菜單中打開(kāi)文件菜單。圖3.5文件菜單創(chuàng)建新的設(shè)計(jì)庫(kù)，如圖3.6所示。這里要注意設(shè)計(jì)庫(kù)的名字要統(tǒng)一格式。圖3.6創(chuàng)建庫(kù)第三步是將新建的設(shè)計(jì)庫(kù)與之前創(chuàng)建的技術(shù)庫(kù)相關(guān)聯(lián)，如圖3.7、3.8所示。圖3.7連接技術(shù)庫(kù)圖3.8選擇已有技術(shù)庫(kù)圖3.9創(chuàng)建完成3.1.4創(chuàng)建新設(shè)計(jì)單元繪制版圖前的最后一步是創(chuàng)建一個(gè)新的設(shè)計(jì)單元，如圖3.10所示。圖3.10設(shè)計(jì)單元然后設(shè)置新建的設(shè)計(jì)單元的名稱(chēng)和類(lèi)型，如圖3.11所示。圖3.11設(shè)計(jì)單元名稱(chēng)和類(lèi)型3.1.5VirtuosoLayout快捷鍵在使用VirtuosoLayout繪制版圖的時(shí)候，為了能夠更便捷、更快速地繪制版圖，就需要我們經(jīng)常使用快捷鍵，表3.1列出了常用的快捷鍵，除了這些以外，我們還可以根據(jù)自己的習(xí)慣對(duì)一些經(jīng)常用的功能進(jìn)行快捷鍵的設(shè)置和修改。表3.1VirtuosoLayout常用快捷鍵R繪制矩形C復(fù)制I調(diào)用單元模塊P繪制Path線(xiàn)SStretchX編輯下級(jí)單元視圖K標(biāo)尺M(jìn)MoveShift+X進(jìn)入下級(jí)單元視圖Shift+K清除標(biāo)尺N切換角度Shift+B返回上級(jí)單元視圖OCreateViaU撤銷(xiāo)Shift+Z縮小視圖Q顯示屬性Shift+U重復(fù)撤銷(xiāo)Ctrl+Z放大視圖F全屏顯示Shift+F顯示具體視圖F4切換SelectY框選拷貝Ctrl+f顯示框圖T圖層切換Shift+Y框選拷貝粘貼L設(shè)置標(biāo)簽W返回上一視圖A對(duì)齊F2保存Ctrl+A全選Ctrl+D全不選Shift+M合并圖層Shift+C裁剪圖形3.2MentorCalibre物理驗(yàn)證工具我們?cè)诎鎴D設(shè)計(jì)結(jié)束以后都會(huì)通過(guò)版圖驗(yàn)證工具對(duì)版圖進(jìn)行驗(yàn)證，因?yàn)榘鎴D設(shè)計(jì)完成了但不能代表這個(gè)版圖就已經(jīng)沒(méi)有問(wèn)題了，這就需要我們對(duì)版圖進(jìn)行一個(gè)驗(yàn)證，目的就是檢查版圖中是否存在的不應(yīng)該存在的錯(cuò)誤。有些錯(cuò)誤如果不處理掉，在集成電路制造時(shí)是會(huì)出現(xiàn)很大的問(wèn)題的。因此，我們每完成一個(gè)版圖都會(huì)對(duì)它進(jìn)行驗(yàn)證，看是否達(dá)到工藝的要求。本次在畢設(shè)中使用的就是Cadence軟件里的MentorCalibre物理驗(yàn)證工具。3.2.1Calibre工具的添加我們?cè)诔醮问褂肰irtuoso繪制版圖的時(shí)候，界面工具欄里是沒(méi)有Calibre驗(yàn)證工具的，需要我們?cè)趕kill文件里設(shè)置一下，才能使用。第一步就是要在文件夾里找到skill文件，如圖3.12所示。圖3.12skill文件打開(kāi)skill文件之后，在文件里找到關(guān)于Calibre驗(yàn)證工具的代碼，將注釋符號(hào)“；”刪除，然后保存，如圖3.13所示。圖3.13刪除注釋然后再重新啟動(dòng)Cadence，就會(huì)發(fā)現(xiàn)Calibre工具已經(jīng)被添加在工具欄里了，如圖3.14所示。圖3.14添加成功3.2.2DRC驗(yàn)證的使用做版圖設(shè)計(jì)，在畫(huà)版圖之前，都會(huì)研究確定該芯片所采用的工藝，然后會(huì)拿到一份工藝廠商提供的設(shè)計(jì)規(guī)則（Designrule），設(shè)計(jì)規(guī)則中提供了工藝所需要的各個(gè)版圖層次的最小寬度、最小間距及各個(gè)層次之間相互重疊、包圍的最小尺寸。這是我們畫(huà)版圖時(shí)的依據(jù)。設(shè)計(jì)規(guī)則保證了芯片的可制造性，保證了我們版圖中所畫(huà)的圖形在該工藝中都是可實(shí)現(xiàn)的，同時(shí)也可以保證較高的成品率以提高我們產(chǎn)品的利潤(rùn)。因此我們?cè)诎鎴D繪制完成后，首先要使用設(shè)計(jì)驗(yàn)證軟件進(jìn)行DRC檢查。 圖3.15打開(kāi)DRC打開(kāi)DRC后，會(huì)進(jìn)入到規(guī)則文件設(shè)置界面，我們要在進(jìn)行DRC驗(yàn)證之前設(shè)置好對(duì)應(yīng)的規(guī)則文件以及輸出結(jié)果的保存路徑，方便后期檢查，如圖3.16所示。圖3.16DRC規(guī)則文件設(shè)置設(shè)置好規(guī)則文件和保存路徑之后就可以正式運(yùn)行DRC驗(yàn)證了，在運(yùn)行結(jié)果界面，我們可以看到版圖上有哪些地方的繪制不符合規(guī)則，點(diǎn)擊報(bào)錯(cuò)的詞條還可以在下面看到不符合規(guī)則的地方的坐標(biāo)和錯(cuò)誤描述，還可以把不符合規(guī)則的地方設(shè)置高亮，方便在版圖中找到出錯(cuò)的地方，進(jìn)行修改，如圖3.17所示。圖3.17DRC驗(yàn)證結(jié)果3.2.3LVS驗(yàn)證的使用我們的電路圖是做過(guò)仿真分析的，能夠保證功能及性能的正確，但最終是要用我們畫(huà)的版圖去做版、流片的。只有保證我們的版圖中的器件類(lèi)型、尺寸及連接關(guān)系與電路圖是完全一致的，用我們版圖做出來(lái)的芯片才能夠保證有與電路圖一樣的功能及性能。因此，我們?cè)诎鎴D的DRC檢查之后，要進(jìn)行LVS檢查來(lái)保證版圖與電路的一致性。圖3.18打開(kāi)LVS打開(kāi)LVS后，和DRC一樣，會(huì)進(jìn)入到LVS規(guī)則文件設(shè)置和驗(yàn)證結(jié)果的保存路徑設(shè)置界面，如圖3.19所示。圖3.19LVS規(guī)則文件設(shè)置但和DRC不同的是，這里還要再設(shè)置一下與版圖相關(guān)聯(lián)的電路原理圖之后才可以運(yùn)行LVS，如圖3.20所示。圖3.20電路原理圖設(shè)置在驗(yàn)證結(jié)果界面，我們點(diǎn)擊錯(cuò)誤詞條，同樣可以看到錯(cuò)誤描述以及錯(cuò)誤的坐標(biāo)，再根據(jù)電路原理圖對(duì)布線(xiàn)進(jìn)行修改，如圖3.21所示。圖3.21LVS驗(yàn)證結(jié)果4版圖設(shè)計(jì)規(guī)則及匹配4.1設(shè)計(jì)規(guī)則在正常的生產(chǎn)條件下，難免會(huì)出現(xiàn)光刻時(shí)有偏差，過(guò)度刻蝕，硅片變形等工藝偏差情況，晶圓代工廠根據(jù)工藝水平的發(fā)展和生產(chǎn)經(jīng)驗(yàn)的積累，總結(jié)制定出的作為版圖設(shè)計(jì)時(shí)必須遵守的一整套數(shù)據(jù)規(guī)則稱(chēng)為版圖設(shè)計(jì)規(guī)則（Layoutdesignrule）。版圖設(shè)計(jì)規(guī)則是由幾何限制條件和電學(xué)限制條件共同確定的版圖設(shè)計(jì)的幾何規(guī)定，這些規(guī)定是以掩膜版各層幾何圖形的寬度、間距及重疊量等最低容許值的形式出現(xiàn)的。雖然不同特征尺寸，不同的芯片制造商的版圖設(shè)計(jì)規(guī)則是不一樣的，但設(shè)計(jì)規(guī)則一般包括：最小寬度、最小間距、最小交疊、最小延伸等。在布局繪制版圖之前，需要詳細(xì)的解讀Designrule文件，以免因?yàn)樽钚≡O(shè)計(jì)規(guī)則而導(dǎo)致版圖返工。圖4.1NW的設(shè)計(jì)規(guī)則4.2匹配CMOS模擬集成電路的性能可以通過(guò)版圖設(shè)計(jì)諸多方面來(lái)體現(xiàn)，匹配性設(shè)計(jì)是其中非常重要的一環(huán)，在集成電路工藝中，集成電阻和電容的絕對(duì)值誤差可能達(dá)到20%-30%。在一些高精度的差分放大器電路中，1%的尺寸失配就可能造成噪聲、動(dòng)態(tài)范圍等性能的急劇惡化。CMOS工藝流程是一個(gè)復(fù)雜的微觀世界，元器件的隨機(jī)失配來(lái)源于其尺寸、摻雜濃度、曝光時(shí)間、氧化層厚度控制，以及其他影響元器件參數(shù)的微觀變化。雖然不能完全消除這些微觀變化，但是版圖工程師可以通過(guò)合理的匹配技巧來(lái)降低這些影響。因此在版圖設(shè)計(jì)中，需要采用一定的策略和技巧來(lái)實(shí)現(xiàn)電路內(nèi)元器件的相對(duì)匹配，從而達(dá)到信號(hào)對(duì)稱(chēng)。4.2.1簡(jiǎn)單匹配就CMOS晶體管而言，對(duì)其特性影響最大的參數(shù)是柵長(zhǎng)和柵寬。在工藝流程中采用的某些刻蝕方法常常在一個(gè)方向上刻蝕得快些。這樣發(fā)生在一個(gè)晶體管寬度上的刻蝕誤差將出現(xiàn)在另一個(gè)晶體管的長(zhǎng)度上。如圖4.2所示。圖4.2簡(jiǎn)單匹配實(shí)現(xiàn)匹配有三個(gè)要點(diǎn)需要考慮:1.需要匹配的器件彼此靠近2.注意周?chē)骷?.保持匹配器件方向一致遵守這3條基本原則，就可以很好實(shí)現(xiàn)簡(jiǎn)單的匹配。圖4.3器件方向一致4.2.2軸對(duì)稱(chēng)匹配在芯片制造過(guò)程中，有時(shí)會(huì)產(chǎn)生熱梯度效應(yīng)，為了防止發(fā)生熱梯度效應(yīng)導(dǎo)致芯片失效，我們?cè)诶L制版圖的過(guò)程中就要提前做好避免措施。一般來(lái)說(shuō)，我們會(huì)在繪制MOS管的時(shí)候采用軸對(duì)稱(chēng)的匹配方法，也就是將兩種MOS管用ABBA或者ABA的形式排列。圖4.4熱梯度效應(yīng)圖4.5軸對(duì)稱(chēng)匹配4.2.3中心對(duì)稱(chēng)匹配我們?cè)谠O(shè)計(jì)版圖時(shí)，經(jīng)常會(huì)遇到差分對(duì)、電流鏡等這些電路，為了使這些電路在工作中輸入失調(diào)的電壓比較小，我們就需要對(duì)這些電路中的器件進(jìn)行匹配，但是由于按照一般匹配會(huì)增加這些電路在制造工藝中由離子濃度梯度引起的失配，我們對(duì)這些器件進(jìn)行了一個(gè)新的匹配方法叫“共質(zhì)心匹配”,也叫“對(duì)角線(xiàn)匹配”[6]。圖4.6中心對(duì)稱(chēng)匹配5BCD工藝介紹5.1BCD工藝概述BCD是一種單片集成工藝技術(shù)。1986年由意法半導(dǎo)體(ST)公司率先研制成功，這種技術(shù)能夠在同一芯片上制作雙極管bipolar，CMOS和DMOS器件，稱(chēng)為BCD工藝。了解BCD工藝的特點(diǎn)，需要先了解雙極管bipolar，CMOS和DMOS器件這三種器件的特點(diǎn)，詳見(jiàn)表1。BCD工藝把雙極器件和CMOS器件同時(shí)制作在同一芯片上。它綜合了雙極器件高跨導(dǎo)、強(qiáng)負(fù)載驅(qū)動(dòng)能力和CMOS集成度高、低功耗的優(yōu)點(diǎn)，使其互相取長(zhǎng)補(bǔ)短，發(fā)揮各自的優(yōu)點(diǎn)。更為重要的是，它集成了DMOS功率器件，DMOS可以在開(kāi)關(guān)模式下工作，功耗極低。不需要昂貴的封裝和冷卻系統(tǒng)就可以將大功率傳遞給負(fù)載。低功耗是BCD工藝的一個(gè)主要優(yōu)點(diǎn)之一。整合過(guò)的BCD工藝制程，可大幅降低功率耗損，提高系統(tǒng)性能，節(jié)省電路的封裝費(fèi)用，并具有更好的可靠性。表4.1雙極管bipolar，CMOS和DMOS器件的特點(diǎn)器件類(lèi)別器件特點(diǎn)應(yīng)用雙極器件兩種載流子都參加導(dǎo)電，驅(qū)動(dòng)能力強(qiáng)，工作頻率高，集成度低模擬電路對(duì)性能要求較高部分（高速、強(qiáng)驅(qū)動(dòng)、高精度）CMOS器件集成度高，功耗低適合做邏輯處理，一些輸入，也可做輸出驅(qū)動(dòng)DMOS器件高壓大電流驅(qū)動(dòng)（器件結(jié)構(gòu)決定漏端能承受高壓，高集成度可在小面積內(nèi)做超大W/L）模擬電路和驅(qū)動(dòng)，尤其是高壓功率部分，不適合做邏輯處理5.2BCD工藝關(guān)鍵技術(shù)簡(jiǎn)介5.2.1BCD工藝的基本要求首先，BCD工藝必須把雙極器件、CMOS器件和DMOS器件同時(shí)制作在同一芯片上，而且這三種器件在集成后應(yīng)基本上能具有各自分立時(shí)所具有的良好性能；其次，BCD工藝制造出來(lái)的芯片應(yīng)具有更好的綜合性能：此外，相對(duì)于其中最復(fù)雜的工藝（如雙阱、多層布線(xiàn)、多層多晶硅的CMOS工藝）不應(yīng)增加太多的工藝步驟。5.2.2BCD工藝兼容性考慮BCD工藝典型器件包括低壓CMOS管、高壓MOS管、各種擊穿電壓的LDMOS、垂直NPN管、垂直P(pán)NP管、橫向PNP管、肖特基二極管、阱電阻、多晶電阻、金屬電阻等；有些工藝甚至還集成了EEPROM、結(jié)型場(chǎng)效應(yīng)管JFET等器件。由于集成了如此豐富的器件，這就給電路設(shè)計(jì)者帶來(lái)極大的靈活性，可以根據(jù)應(yīng)用的需要來(lái)選擇最合適的器件，從而提高整個(gè)電路的性能。由于BCD工藝中器件種類(lèi)多，必須做到高壓器件和低壓器件的兼容；雙極工藝和CMOS工藝的相兼容，尤其是要選擇合適的隔離技術(shù)；為控制制造成本必須考慮光刻版的兼容性?？紤]到器件各區(qū)的特殊要求，為減少工藝制造用的光刻版，應(yīng)盡量使同種摻雜能兼容進(jìn)行，因此，需要精確的工藝模擬和巧妙的工藝設(shè)計(jì)，有時(shí)必須在性能與集成兼容性上作折中選擇。通常BCD采用雙阱工藝，有的工藝會(huì)采用三阱甚至四阱工藝來(lái)制作不同擊穿電壓的高壓器件。6BGR模塊版圖的繪制圖6.1BGR模塊整體版圖6.1晶體管模塊本次版圖設(shè)計(jì)用到的PNP管，按電路原理圖以及匹配要求，對(duì)晶體管采用的是2:1、8：1的匹配結(jié)構(gòu)，這種結(jié)構(gòu)為3×3的陣列又稱(chēng)“九宮格”陣列，把Q1放置在匹配陣列的中心位置，再用8個(gè)面積相等、長(zhǎng)寬相同的而且還是并聯(lián)的PNP管環(huán)繞著Q1，這八個(gè)相同的晶體管組成Q2這個(gè)環(huán)，Q2緊緊包圍著Q1，以此來(lái)達(dá)到增強(qiáng)Q2和Q1之間的匹配性[7]。圖6.2晶體管模塊6.2MOS管模塊這里的MOS管就用到了上文所講的中心對(duì)稱(chēng)匹配規(guī)則，也就是“共質(zhì)心匹配”。布線(xiàn)方式采用的是“交叉布線(xiàn)”。因?yàn)槟M版圖除了要體現(xiàn)電路的邏輯功能確保LVS驗(yàn)證正確外，還要增加一些與LVS無(wú)關(guān)的虛設(shè)器件，以減少工藝過(guò)程中的偏差，這些器件被稱(chēng)為dummy。圖6.3虛設(shè)器件dummy有些dummy是為了防止刻蝕時(shí)出現(xiàn)刻蝕不足或刻蝕過(guò)度而增加的，比如metaldensity不足就需要增加一些metaldummy以增加metal的密度。