第5章EDA實(shí)驗(yàn)開發(fā)系統(tǒng)EDA實(shí)驗(yàn)開發(fā)系統(tǒng)是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的下載工具及硬件驗(yàn)證工具。本章首先概括地闡述了通用EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本組成、性能指標(biāo)、工作原理以及其一般使用方法，接著介紹了系統(tǒng)性能較好的GW48系列EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的工作原理及其使用方法，以使讀者能具體地了解基于某種EDA平臺(tái)的邏輯設(shè)計(jì)所必須的硬件仿真和實(shí)驗(yàn)驗(yàn)證的方法與過程。目錄5.1通用EDA實(shí)驗(yàn)開發(fā)系統(tǒng)概述5.2GW48型EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的使用5.1EDA實(shí)驗(yàn)開發(fā)系統(tǒng)概述5.1.1EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本組成①實(shí)驗(yàn)開發(fā)所需的各類基本信號(hào)發(fā)生模塊，如多組時(shí)鐘信號(hào)、脈沖信號(hào)、高低電平等；②CPLD/FPGA輸出信號(hào)驅(qū)動(dòng)顯示模塊，如數(shù)碼管或液晶顯示、發(fā)光管顯示、聲響顯示等；③監(jiān)控程序模塊，如提供“電路重構(gòu)軟配置”的單片機(jī)系統(tǒng)等；④目標(biāo)芯片適配座以及CPLD/FPGA目標(biāo)芯片和編程下載電路；⑤其它轉(zhuǎn)換電路系統(tǒng)及各種擴(kuò)展接口。5.1.2EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的性能指標(biāo)要求

（1）能提供足夠的實(shí)驗(yàn)開發(fā)所需的各類基本信號(hào)發(fā)生模塊，如具有高頻、中頻、低頻等各個(gè)頻段的多組時(shí)鐘信號(hào)，并且系統(tǒng)的最高工作頻率應(yīng)在50MHz以上、具有多組正、負(fù)脈沖信號(hào)、具有10個(gè)以上的高低電平開關(guān)，具有多組BCD編碼開關(guān)等。

（2）能提供足夠的CPLD/FPGA輸出信號(hào)驅(qū)動(dòng)顯示模塊，包括數(shù)碼管或液晶顯示、發(fā)光管顯示、聲響顯示等，對(duì)于數(shù)碼管的顯示應(yīng)具有7段直顯，外部譯碼后顯示，以及數(shù)據(jù)動(dòng)態(tài)掃描顯示。

（3）主系統(tǒng)應(yīng)用“多任務(wù)重配置”技術(shù)，可通過控制按鍵隨意改變系統(tǒng)的硬件連接結(jié)構(gòu)，以滿足不同實(shí)驗(yàn)和開發(fā)設(shè)計(jì)的應(yīng)用需要。

（4）系統(tǒng)具有通用編程能力，可通過單一編程線而不需作任何切換就可對(duì)3～5家主流公司的FPGA/CPLD進(jìn)行識(shí)別和編程下載。

（5）系統(tǒng)除具有豐富的實(shí)驗(yàn)資源外，還應(yīng)有擴(kuò)展的A/D、D/A、VGA視頻、PS/2接口、RS232通信、單片機(jī)獨(dú)立用戶編程下載接口、100MHz高頻時(shí)鐘源等EDA實(shí)驗(yàn)接口。

（6）具有焊接技術(shù)規(guī)范性、主板用料高速高密性、系統(tǒng)承受的上限頻率高、電路抗干擾性強(qiáng)，電磁兼容性良好等。5.1.2EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的性能指標(biāo)要求5.1.3通用EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的工作原理通用EDA實(shí)驗(yàn)開發(fā)系統(tǒng)，必須滿足以下幾個(gè)基本條件：

①

能夠使用多個(gè)世界主流廠家的CPLD/FPGA的芯片。

②

具有“電路重構(gòu)軟配置”，能利用在系統(tǒng)微處理器對(duì)I/O口進(jìn)行任意定向設(shè)置和控制，從而實(shí)現(xiàn)CPLD/FPGA目標(biāo)芯片I/O口與實(shí)驗(yàn)輸入/輸出資源可以以各種不同方式連接來構(gòu)造形式各異的實(shí)驗(yàn)電路的目的。

③具有萬能通用插座。

④系統(tǒng)具有通用編程能力。其中“電路重構(gòu)軟配置”和萬能通用插座是關(guān)鍵。

通用EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的實(shí)現(xiàn)原理：

運(yùn)用“電路重構(gòu)軟配置”的設(shè)計(jì)思想，實(shí)現(xiàn)CPLD/FPGA目標(biāo)芯片I/O口與實(shí)驗(yàn)輸入/輸出資源可以各種不同方式連接來構(gòu)造形式各異的實(shí)驗(yàn)電路的目的。

在不同的運(yùn)行模式下，目標(biāo)芯片I/O口與實(shí)驗(yàn)輸入/輸出資源對(duì)應(yīng)的連接關(guān)系則通過實(shí)驗(yàn)電路結(jié)構(gòu)圖來表示。

通過使用萬能通用插座建立不同廠家、不同芯片管腳號(hào)與插座號(hào)的對(duì)照表。建立變化的I/O資源與特定的芯片管腳編號(hào)的聯(lián)系：變化的I/O資源→電路結(jié)構(gòu)圖→插座號(hào)→管腳對(duì)照表→特定的芯片管腳號(hào)。5.1.4通用實(shí)驗(yàn)開發(fā)系統(tǒng)的使用方法（1）根據(jù)設(shè)計(jì)實(shí)體的輸入和輸出要求，選擇合適的實(shí)驗(yàn)電路結(jié)構(gòu)圖，并記下對(duì)應(yīng)的實(shí)驗(yàn)?zāi)Ｊ?。?）根據(jù)采用的實(shí)驗(yàn)或開發(fā)芯片的型號(hào)以及系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表，確定各個(gè)輸入和輸出所對(duì)應(yīng)的芯片引腳號(hào)，通過開發(fā)軟件編寫符合要求的管腳鎖定文件。（3）將實(shí)驗(yàn)開發(fā)系統(tǒng)的下載接口與計(jì)算機(jī)連接好，通電后即可進(jìn)行編程下載的有關(guān)操作。（4）編程下載成功后，轉(zhuǎn)換到選定的實(shí)驗(yàn)?zāi)Ｊ剑B接相應(yīng)的輸入輸出，輸入規(guī)定信號(hào)即可進(jìn)行相應(yīng)實(shí)驗(yàn)。5.2

GW48系列EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的使用

5.2.1GW48系列EDA實(shí)驗(yàn)開發(fā)系統(tǒng)介紹

1.系統(tǒng)主要性能及特點(diǎn)（1）設(shè)有通用的在系統(tǒng)編程下載電路，可對(duì)Lattice、Xilinx、Altera、Vantis、Atmel和Cypress世界六大PLD公司各種isp或現(xiàn)場(chǎng)配置的CPLD/FPGA系列器件進(jìn)行實(shí)驗(yàn)或開發(fā)。主系統(tǒng)板與目標(biāo)芯片板采用接插式結(jié)構(gòu)，動(dòng)態(tài)電路結(jié)構(gòu)自動(dòng)切換工作方式，含可自動(dòng)切換的12種實(shí)驗(yàn)電路結(jié)構(gòu)模式，適用于高層次實(shí)驗(yàn)開發(fā)。（2）基于“電路重構(gòu)軟配置”的設(shè)計(jì)思想，采用了I/O口可任意定向目標(biāo)板的智能化電路結(jié)構(gòu)設(shè)計(jì)方案。

（3）除豐富的實(shí)驗(yàn)資源外，還擴(kuò)展了A/D、D/A、VGA視頻、PS/2接口、RS232通信、單片機(jī)獨(dú)立用戶編程下載接口、100MHz高頻時(shí)鐘源及在板數(shù)字頻率計(jì)等EDA實(shí)驗(yàn)接口。

2.系統(tǒng)工作原理

圖5.1為GW48系列EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的板面結(jié)構(gòu)圖；圖5.2為GW48系統(tǒng)目標(biāo)板插座引腳信號(hào)圖；圖5.3為其功能結(jié)構(gòu)模塊圖。圖5.3中所示的各主要功能模塊對(duì)應(yīng)于圖5.1的器件位置恰好處于目標(biāo)芯片適配座B2的下方，由一微控制器擔(dān)任。圖5.2列出了接口插座引可適用不同PLD公司的FPGA/CPLD的配置和編程下載，具體的引腳連接方式見表5.1。圖8.1GW48系列實(shí)驗(yàn)開發(fā)系統(tǒng)的板面結(jié)構(gòu)圖圖5.2GW48系統(tǒng)目標(biāo)板插座引腳信號(hào)圖圖5.3GW48實(shí)驗(yàn)開發(fā)系統(tǒng)功能結(jié)構(gòu)圖5.2.2GW48實(shí)驗(yàn)電路結(jié)構(gòu)圖5.2.3GW48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表

GW48CK/GK/EK/PK2系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳的關(guān)系如表5.2和表5.3所示。其中，表中的“結(jié)構(gòu)圖上的信號(hào)名”是指實(shí)驗(yàn)開發(fā)系統(tǒng)板上插座的序號(hào)；“引腳號(hào)”是指芯片的管腳序號(hào)；“引腳名稱”是指芯片的可用資源序號(hào)。5.2.4GW48系列EDA實(shí)驗(yàn)開發(fā)系統(tǒng)使用實(shí)例綜合前面介紹的情況，我們可知使用GW48系列EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本步驟如下：(1)根據(jù)所設(shè)計(jì)的實(shí)體的輸入和輸出的要求，從GW48型EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的各種實(shí)驗(yàn)電路結(jié)構(gòu)圖中選擇合適的實(shí)驗(yàn)電路結(jié)構(gòu)圖，并記下對(duì)應(yīng)的實(shí)驗(yàn)?zāi)Ｊ健?2)根據(jù)所選的實(shí)驗(yàn)電路結(jié)構(gòu)圖、擬采用的實(shí)驗(yàn)芯片的型號(hào)以及GW48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表，確定各個(gè)輸入和輸出所對(duì)應(yīng)的芯片引腳號(hào)，并將有關(guān)信息填入芯片引腳的鎖定過程表格中，以供設(shè)計(jì)中的有關(guān)步驟使用。(3)進(jìn)入EDA設(shè)計(jì)中的編程下載步驟時(shí)，首先在EDA實(shí)驗(yàn)開發(fā)系統(tǒng)斷電的情況下,將EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的編程下載接口，通過實(shí)驗(yàn)開發(fā)系統(tǒng)提供的編程下載線（比如并行下載接口扁平電纜線、USB下載線）與計(jì)算機(jī)的有關(guān)接口（比如打印機(jī)并行接口、USB接口）連接好，并將有關(guān)選擇開關(guān)置于所要求的位置，然后接通EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的輸入電源，打開EDA實(shí)驗(yàn)開發(fā)系統(tǒng)上的電源開關(guān)，這時(shí)即可進(jìn)行編程下載的有關(guān)操作。(4)編程下載成功后，首先通過模式選擇鍵(SW9)將實(shí)驗(yàn)?zāi)Ｊ睫D(zhuǎn)換到前面選定的實(shí)驗(yàn)?zāi)Ｊ?，若輸入和輸出涉及時(shí)鐘、聲音、視頻等信號(hào)，還應(yīng)將相應(yīng)部分的短路帽或接口部分連接好，之后輸入設(shè)計(jì)實(shí)體所規(guī)定的各種輸入信號(hào)即可進(jìn)行相應(yīng)的實(shí)驗(yàn)。為了加深對(duì)上面所述GW48型EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的使用基本步驟的理解，下面特給出兩個(gè)使用實(shí)例?！纠?.1】用VHDL設(shè)計(jì)一個(gè)計(jì)數(shù)范圍為0～9999的四位十進(jìn)制計(jì)數(shù)器電路CNT9999，并使用GW48型EDA實(shí)驗(yàn)開發(fā)系統(tǒng)進(jìn)行硬件驗(yàn)證。1）系統(tǒng)原理框圖為了簡(jiǎn)化設(shè)計(jì)并便于顯示，本計(jì)數(shù)器電路CNT9999的設(shè)計(jì)分為兩個(gè)層次，其中底層電路包括四個(gè)十進(jìn)制計(jì)數(shù)器模塊CNT10，再由這四個(gè)模塊按照?qǐng)D5.15所示的原理圖構(gòu)成頂層電路CNT9999。2）有關(guān)VHDL程序計(jì)數(shù)器CNT9999的底層和頂層電路均采用VHDL文本輸入，有關(guān)VHDL程序見第4.2節(jié)。3)硬件邏輯驗(yàn)證操作(1)根據(jù)圖5.15所示的CNT9999電路原理圖，本設(shè)計(jì)實(shí)體的輸入有時(shí)鐘信號(hào)CLK，清零信號(hào)CLR，計(jì)數(shù)使能信號(hào)ENA，?輸出為DOUT[15..0]，據(jù)此可選擇實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.0，對(duì)應(yīng)的實(shí)驗(yàn)?zāi)Ｊ?。

(2)根據(jù)圖5.5所示的實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.0和圖5.15確定引腳的鎖定。若選用ispLSI1032E-PLCC84或EPM7128S-PL84或XCS05/XCS10-PLCC84芯片，其引腳鎖定過程如表5.4所示，其中CLK接CLOCK2，CLR接鍵3，ENA接鍵4，計(jì)數(shù)結(jié)果DOUT[3..0]、DOUT[7..4]、DOUT[11..8]、DOUT[15..12]經(jīng)外部譯碼器譯碼后，分別在數(shù)碼管1、數(shù)碼管2、數(shù)碼管3、數(shù)碼管4上顯示。(3)進(jìn)入EDA設(shè)計(jì)中的編程下載步驟時(shí)，首先在EDA實(shí)驗(yàn)開發(fā)系統(tǒng)斷電的情況下,將EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的編程下載接口，通過實(shí)驗(yàn)開發(fā)系統(tǒng)提供的編程下載線（比如并行下載接口扁平電纜線、USB下載線）與計(jì)算機(jī)的有關(guān)接口（比如打印機(jī)并行接口、USB接口）連接好，并將有關(guān)選擇開關(guān)置于所要求的位置，然后接通EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的輸入電源，打開EDA實(shí)驗(yàn)開發(fā)系統(tǒng)上的電源開關(guān)，這時(shí)即可進(jìn)行編程下載的有關(guān)操作。(4)編程下載成功后，首先通過模式選擇鍵(SW9)將實(shí)驗(yàn)?zāi)Ｊ睫D(zhuǎn)換到實(shí)驗(yàn)?zāi)Ｊ?，并將輸入時(shí)鐘信號(hào)CLOCK2的短路帽接好，CLR接鍵3，ENA接鍵4，根據(jù)測(cè)試功能設(shè)置好各個(gè)輸入信號(hào)的值，即可進(jìn)行相應(yīng)的實(shí)驗(yàn)，這時(shí)在數(shù)碼管1、數(shù)碼管2、數(shù)碼管3、數(shù)碼管4上顯示的有關(guān)結(jié)果。當(dāng)CLR=1時(shí)，四個(gè)數(shù)碼管均顯示0；當(dāng)CLR=0，ENA=1時(shí)，系統(tǒng)處于計(jì)數(shù)狀態(tài)，在每一個(gè)時(shí)鐘的上升沿計(jì)數(shù)值加1。

【例5.2】用VHDL設(shè)計(jì)一個(gè)8位二進(jìn)制并行加法器ADDER8B，并使用GW48型EDA實(shí)驗(yàn)開發(fā)系統(tǒng)進(jìn)行硬件驗(yàn)證。1）系統(tǒng)原理框圖綜合考慮系統(tǒng)的速度與資源兩個(gè)因素，本設(shè)計(jì)中的8位二進(jìn)制并行加法器采用兩個(gè)4位二進(jìn)制并行加法器級(jí)聯(lián)而成的，其電路原理圖如圖5.16所示。2）有關(guān)VHDL程序加法器電路ADDER8B的底層和頂層電路均采用VHDL文本輸入，有關(guān)VHDL程序見第6.1節(jié)。3)硬件邏輯驗(yàn)證操作(1)根據(jù)圖5.16所示的8位加法器電路ADDER8B原理圖，本設(shè)計(jì)實(shí)體的輸入有被加數(shù)A8[7..0]，加數(shù)B8[7..0]，低位來的進(jìn)位C8，?輸出為加法和S8[7..0]，加法溢出進(jìn)位CO8，據(jù)此可選擇實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.1，對(duì)應(yīng)的實(shí)驗(yàn)?zāi)Ｊ綖?。(2)由圖5.6所示的實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.1和圖5.16確定引腳的鎖定。若分別選用ispLSI1032E-PLCC84、EPM7128S-PL84、XCS05/XCS10-PLCC84芯片，其引腳鎖定過程如表5.5所示，其中被加數(shù)A8[7..4]和A8[3..0]分別由鍵2與鍵1輸入并顯示于數(shù)碼管2和數(shù)低位來的進(jìn)位C8由鍵8輸入，加法結(jié)果將分別通過PIO23～PIO20，PIO19～PIO16輸出并顯示于數(shù)碼管6(高4位)和數(shù)碼管5(低4位)，溢出進(jìn)位由PIO39輸出并顯示于發(fā)光管D8。(3)進(jìn)入EDA設(shè)計(jì)中的編程下載步驟時(shí)，首先在EDA實(shí)驗(yàn)開發(fā)系統(tǒng)斷電的情況下,將EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的編程下載接口，通過實(shí)驗(yàn)開發(fā)系統(tǒng)提供的編程下載線（比如并行下載接口扁平電纜線、USB下載線）與計(jì)算機(jī)的有關(guān)接口（比如打印機(jī)并行接