SoC設(shè)計(jì)方法與實(shí)現(xiàn)可測(cè)性設(shè)計(jì)(1)第十章SoC設(shè)計(jì)方法與實(shí)現(xiàn)集成電路測(cè)試概述芯片測(cè)試及可測(cè)試設(shè)計(jì)的概念內(nèi)容大綱可測(cè)試設(shè)計(jì)技術(shù)芯片測(cè)試及可測(cè)試設(shè)計(jì)的概念測(cè)試（test），指芯片測(cè)試每一片芯片在出廠前都要經(jīng)過(guò)測(cè)試。檢測(cè)芯片是否存在制造或封裝過(guò)程中產(chǎn)生的缺陷。芯片測(cè)試的概念采用測(cè)試設(shè)備對(duì)每一片芯片進(jìn)行檢查測(cè)試設(shè)備測(cè)試需要的三個(gè)基本元素已知的測(cè)試矢量確定的電路結(jié)構(gòu)芯片測(cè)試原理已知正確的輸出結(jié)果測(cè)試的挑戰(zhàn)減少測(cè)費(fèi)用減少測(cè)試輸入數(shù)據(jù)（測(cè)試矢量）減少測(cè)試序列的復(fù)雜度減少測(cè)試設(shè)備的費(fèi)用減少測(cè)試時(shí)間提高測(cè)試覆蓋率測(cè)試矢量能覆蓋芯片上的每一個(gè)元件（每一個(gè)晶體管，每一條連線）發(fā)現(xiàn)錯(cuò)誤的類型及區(qū)域改進(jìn)設(shè)計(jì)規(guī)則或制造工藝來(lái)提高良率示例測(cè)試一個(gè)14輸入的16位ALU采用窮舉測(cè)試矢量的方法–耗時(shí)功能測(cè)試矢量方法–低覆蓋率需要214=16384個(gè)測(cè)試矢量以10MHz的速度運(yùn)行完所有的測(cè)試矢量需要1個(gè)小時(shí)需要448個(gè)測(cè)試矢量但是目前沒有算法去計(jì)算這些功能測(cè)試矢量是否覆蓋了芯片的所有電路功能可測(cè)試設(shè)計(jì)可測(cè)試設(shè)計(jì)（DFT,DesignforTest）在電路中添加為了測(cè)試而設(shè)計(jì)的測(cè)試結(jié)構(gòu)。DFT已成為SoC設(shè)計(jì)的關(guān)鍵步驟之一EDA工具支持DFT電路設(shè)計(jì)及測(cè)試矢量的自動(dòng)生成可測(cè)性設(shè)計(jì)的優(yōu)勢(shì)和代價(jià)DFT技術(shù)：將測(cè)試結(jié)構(gòu)添加在電路中優(yōu)勢(shì)不足可以利用EDA工具進(jìn)行測(cè)試矢量的生成增大了芯片的面積、提高了出錯(cuò)概率便于故障的診斷和調(diào)試增加設(shè)計(jì)的復(fù)雜程度可以提高芯片的成品率并衡量其品質(zhì)需要額外的引腳，增加了面積減少測(cè)試成本影響了芯片的功耗、速度和其他性能DFT技術(shù)主要的DFT技術(shù)有掃描設(shè)計(jì)測(cè)試（Sca