數(shù)字系統(tǒng)設(shè)計(jì)與VerilogHDL(第9版）數(shù)字系統(tǒng)設(shè)計(jì)與VerilogHDL（第9版）第9章Verilog設(shè)計(jì)進(jìn)階9.1面向綜合的設(shè)計(jì)

9.2加法器設(shè)計(jì)

9.3乘法器設(shè)計(jì)9.4有符號(hào)數(shù)的運(yùn)算9.5ROM存儲(chǔ)器

9.6RAM存儲(chǔ)器9.7流水線設(shè)計(jì)9.8資源共享

9.9奇數(shù)分頻與小數(shù)分頻用FPGA/CPLD器件實(shí)現(xiàn)的設(shè)計(jì)中，綜合就是將Verilog或VHDL語(yǔ)言描述的行為級(jí)或功能級(jí)電路模型轉(zhuǎn)化為RTL級(jí)功能塊或門級(jí)電路網(wǎng)表的過(guò)程綜合過(guò)程9.1面向綜合的設(shè)計(jì)在面向綜合的設(shè)計(jì)中，應(yīng)注意如下幾點(diǎn)。

盡可能采用同步方式設(shè)計(jì)電路；

一個(gè)always過(guò)程中只允許描述對(duì)應(yīng)于一個(gè)時(shí)鐘信號(hào)的同步時(shí)序邏輯。多個(gè)always過(guò)程之間可通過(guò)信號(hào)線進(jìn)行通信和協(xié)調(diào)。為了達(dá)到多個(gè)過(guò)程協(xié)調(diào)運(yùn)行，可設(shè)置一些握手信號(hào)，在過(guò)程中檢測(cè)這些握手信號(hào)的狀態(tài)，以決定是否進(jìn)行操作；

組合邏輯實(shí)現(xiàn)的電路和時(shí)序邏輯實(shí)現(xiàn)的電路應(yīng)盡量分配到不同的always過(guò)程中；

可混合采用行為級(jí)建模、數(shù)據(jù)流建模和結(jié)構(gòu)建模等方式來(lái)實(shí)現(xiàn)設(shè)計(jì)；

不使用循環(huán)次數(shù)不確定的循環(huán)語(yǔ)句，如forever、while等；9.1面向綜合的設(shè)計(jì)9.2加法器設(shè)計(jì)行波進(jìn)位加法器超前進(jìn)位加法器8位行波進(jìn)位加法器RTL綜合原理圖9.2.1行波進(jìn)位加法器例9.18位行波進(jìn)位加法器的代碼moduleadd_rca_jl(input[7:0]a,b,inputcin,output[7:0]sum,outputcout);full_addu0(a[0],b[0],cin,sum[0],cin1);//級(jí)聯(lián)描述full_addu1(a[1],b[1],cin1,sum[1],cin2);//full_add源代碼見(jiàn)例8.6full_addu2(a[2],b[2],cin2,sum[2],cin3);full_addu3(a[3],b[3],cin3,sum[3],cin4);full_addu4(a[4],b[4],cin4,sum[4],cin5);full_addu5(a[5],b[5],cin5,sum[5],cin6);full_addu6(a[6],b[6],cin6,sum[6],cin7);full_addu7(a[7],b[7],cin7,sum[7],cout);endmodule9.2.1行波進(jìn)位加法器例9.3超前進(jìn)位8位加法器的Verilog描述moduleadd8_ahead(input[7:0]a,b,inputcin,output[7:0]sum,outputcout);wire[7:0]G,P,C;assignG[0]=a[0]&b[0], P[0]=a[0]|b[0],C[0]=cin,sum[0]=G[0]^P[0]^C[0];assignG[1]=a[1]&b[1], P[1]=a[1]|b[1],C[1]=G[0]|(P[0]&C[0]),sum[1]=G[1]^P[1]^C[1];assignG[2]=a[2]&b[2], P[2]=a[2]|b[2],C[2]=G[1]|(P[1]&C[1]),sum[2]=G[2]^P[2]^C[2];assignG[3]=a[3]&b[3], P[3]=a[3]|b[3],C[3]=G[2]|(P[2]&C[2]),sum[3]=G[3]^P[3]^C[3];assignG[4]=a[4]&b[4], P[4]=a[4]|b[4],C[4]=G[3]|(P[3]&C[3]),sum[4]=G[4]^P[4]^C[4];assignG[5]=a[5]&b[5], P[5]=a[5]|b[5],C[5]=G[4]|(P[4]&C[4]),sum[5]=G[5]^P[5]^C[5];assignG[6]=a[6]&b[6],P[6]=a[6]|b[6],C[6]=G[5]|(P[5]&C[5]),sum[6]=G[6]^P[6]^C[6];assignG[7]=a[7]&b[7], P[7]=a[7]|b[7],C[7]=G[6]|(P[6]&C[6]),sum[7]=G[7]^P[7]^C[7];assigncout=C[7];endmodule8位超前進(jìn)位加法器的測(cè)試波形圖9.3乘法器設(shè)計(jì)用乘法操作符實(shí)現(xiàn)乘法布斯乘法器

查找表乘法器例9.6有符號(hào)8位乘法器(*multstyle="logic"*)modulesigned_mult//用屬性語(yǔ)句指定乘法器物理實(shí)現(xiàn)方式#(parameterMSB=10)(inputclk,inputsigned[MSB-1:0]a,b,outputregsigned[2*MSB-1:0]out);regsigned[MSB-1:0]a_reg,b_reg;wiresigned[2*MSB-1:0]mult_out;assignmult_out=a_reg*b_reg; //乘法操作符always@(posedgeclk)begina_reg<=a;b_reg<=b;out<=mult_out;endendmodule9.3.1用乘法操作符實(shí)現(xiàn)（a）"logic"實(shí)現(xiàn)方式（b）"dsp"實(shí)現(xiàn)方式用屬性語(yǔ)句指定乘法操作的實(shí)現(xiàn)方式耗用FPGA資源的比較以四位乘法器為例，設(shè)置三個(gè)寄存器MA、MB和MR，分別存儲(chǔ)被乘數(shù)、乘數(shù)和乘積，對(duì)MB低位補(bǔ)零后循環(huán)判斷，根據(jù)判斷值進(jìn)行加、減和移位運(yùn)算。需注意的是兩個(gè)n位數(shù)相乘，乘積應(yīng)該為2n位數(shù)。高N位存儲(chǔ)在MR中，低n位通過(guò)移位移入MB。另外，進(jìn)行加減運(yùn)算時(shí)需要進(jìn)行相應(yīng)的符號(hào)位擴(kuò)展。9.3.2布斯乘法器9.3.3查找表乘法器查找表乘法器將乘積直接存放在存儲(chǔ)器中，將操作數(shù)（乘數(shù)和被乘數(shù)）作為地址訪問(wèn)存儲(chǔ)器，得到的輸出數(shù)據(jù)就是乘法運(yùn)算的結(jié)果。查找表方式的乘法器速度只局限于所使用存儲(chǔ)器的存取速度。但由于查找表規(guī)模隨操作數(shù)位數(shù)增加而迅速增大，因此如用于實(shí)現(xiàn)位數(shù)寬的乘法操作，需要FPGA器件具有較大的片內(nèi)存儲(chǔ)器模塊。比如，要實(shí)現(xiàn)8×8乘法，要求存儲(chǔ)器的地址位寬為16位，字長(zhǎng)為16位，即存儲(chǔ)器大小為1M比特。例9.9采用查找表實(shí)現(xiàn)4×4乘法運(yùn)算。`timescale1ns/1nsmodulemult_lut(input[3:0]op_a,op_b,//被乘數(shù)，乘數(shù)output[6:0]hex1, //用兩個(gè)數(shù)碼管顯示結(jié)果output[6:0]hex0);wire[7:0]result;//乘操作結(jié)果(*ramstyle="M4K"*)reg[7:0]result_lut[0:255];initialbegin$readmemh("mult_lut.txt",result_lut);endassignresult=result_lut[({op_b,op_a})];//查表得到結(jié)果hex4_7i1(.hex(result[7:4]), //數(shù)碼管顯示高位，hex4_7源碼見(jiàn)例8.4.g_to_a(hex1));hex4_7i2(.hex(result[3:0]), //數(shù)碼管顯示低位.g_to_a(hex0));endmodule9.3.3查找表乘法器RTL綜合視圖

乘法器下載實(shí)際效果例9.11有符號(hào)數(shù)與無(wú)符號(hào)數(shù)加法運(yùn)算示例moduleadd_sign_unsign(inputsigned[3:0]a, //有符號(hào)數(shù)input[3:0]b, //無(wú)符號(hào)數(shù)outputsigned[4:0]sum);wiresigned[4:0]signed_b;assignsigned_b=b; //無(wú)符號(hào)數(shù)b轉(zhuǎn)換為有符號(hào)數(shù)assignsum=a+signed_b; //結(jié)果為有符號(hào)數(shù)endmodule9.4

有符號(hào)數(shù)的運(yùn)算9.4.1有符號(hào)數(shù)的加法運(yùn)算例9.143位有符號(hào)數(shù)與3位無(wú)符號(hào)數(shù)乘法運(yùn)算modulemult_signed_unsigned(inputsigned[2:0]a, //有符號(hào)數(shù)input[2:0]b, //無(wú)符號(hào)數(shù)outputsigned[5:0]result);assignresult=a*$signed({1'b0,b});endmodule9.4.2有符號(hào)數(shù)的乘法運(yùn)算例9.153位有符號(hào)數(shù)與3位無(wú)符號(hào)數(shù)乘法運(yùn)算的測(cè)試代碼`timescale1ns/1psmodulemult_signed_unsigned_tb();parameterDELY=20;regsigned[2:0]a;reg[2:0]b;wire[5:0]result;mult_signed_unsignedi1(.a(a),.b(b),.result(result));initialbegina=3'sb101;b=3'b010;#DELY b=3'b110;#DELY a=3'sb011;#DELY a=3'sb111;#DELY b=3'b111;#DELY $stop;endendmodule9.4.2有符號(hào)數(shù)的乘法運(yùn)算3位有符號(hào)數(shù)與3位無(wú)符號(hào)數(shù)乘法運(yùn)算的測(cè)試波形圖例9.18用常數(shù)數(shù)組實(shí)現(xiàn)數(shù)據(jù)存儲(chǔ)，讀出的數(shù)據(jù)用LED燈顯示modulelut_led(inputsys_clk,output[9:0]data);reg[4:0]address;(*romstyle="logic"*)reg[9:0]myrom[19:0];initialbeginmyrom[0]=10'b0000000001;myrom[1]=10'b0000000011;myrom[2]=10'b0000000111;myrom[3]=10'b0000001111;myrom[4]=10'b0000011111;myrom[5]=10'b0000111111;myrom[6]=10'b0001111111;myrom[7]=10'b0011111111;myrom[8]=10'b0111111111;myrom[9]=10'b1111111111;myrom[10]=10'b0111111111;9.5ROM存儲(chǔ)器myrom[11]=10'b0011111111;myrom[12]=10'b0001111111;myrom[13]=10'b0000111111;myrom[14]=10'b0000011111;myrom[15]=10'b0000001111;myrom[16]=10'b0000000111;myrom[17]=10'b0000000011;myrom[18]=10'b0000000001;myrom[19]=10'b0000000000;endassigndata=myrom[address]; always@(posedgeclk10hz)beginif(address==19)address<=0;elseaddress<=address+1;endwireclk10hz;clk_div#(10)i1( //產(chǎn)生10Hz時(shí)鐘信號(hào).clk(sys_clk), //clk_div源碼見(jiàn)例7.12.clr(1'b1),.clk_out(clk10hz));endmodule

在EGO1目標(biāo)板上下載和驗(yàn)證，引腳分配和鎖定如下。set_location_assignmentPIN_P11-tosys_clkset_location_assignmentPIN_B11-todata[9]set_location_assignmentPIN_A11-todata[8]set_location_assignmentPIN_D14-todata[7]set_location_assignmentPIN_E14-todata[6]set_location_assignmentPIN_C13-todata[5]set_location_assignmentPIN_D13-todata[4]set_location_assignmentPIN_B10-todata[3]set_location_assignmentPIN_A10-todata[2]set_location_assignmentPIN_A9-todata[1]set_location_assignmentPIN_A8-todata[0]例9.21單端口RAM存儲(chǔ)器模塊modulespram#(parameterADDR_WIDTH=9,parameterDATA_WIDTH=8,parameterDEPTH=512)(inputclk,inputwr_en, //寫使能inputrd_en, //讀使能input[ADDR_WIDTH-1:0]addr,input[DATA_WIDTH-1:0]din,outputreg[DATA_WIDTH-1:0]dout);(*ramstyle="M9K"*)reg[DATA_WIDTH-1:0]mem[DEPTH-1:0];integeri;9.6RAM存儲(chǔ)器例9.21單端口RAM存儲(chǔ)器模塊initialbeginfor(i=0;i<DEPTH;i=i+1)beginmem[i]=8'h00;endendalways@(posedgeclk)beginif(rd_en)begindout<=mem[addr];endelsebeginif(wr_en)beginmem[addr]<=din;endendendendmodule9.6RAM存儲(chǔ)器（a）"M9K"、"M-RAM"實(shí)現(xiàn)方式

（b）"logic"實(shí)現(xiàn)方式單口RAM耗用的FPGA資源比較9.7流水線設(shè)計(jì)

流水線（pipeline）設(shè)計(jì)用于提高所設(shè)計(jì)系統(tǒng)的運(yùn)行速度。為保障數(shù)據(jù)的快速傳輸，必須讓系統(tǒng)運(yùn)行在盡可能高的頻率上。但是，如果某些復(fù)雜邏輯功能的完成需要較長(zhǎng)的延時(shí)，就會(huì)使系統(tǒng)難以運(yùn)行在高的頻率上。在這種情況下，可使用流水線技術(shù)，即在長(zhǎng)延時(shí)的邏輯功能塊中插入觸發(fā)器，使復(fù)雜的邏輯操作分步完成，減小每個(gè)部分的延時(shí)，從而使系統(tǒng)的運(yùn)行頻率得以提高。流水線設(shè)計(jì)的代價(jià)是增加了寄存器邏輯，增加了芯片資源的耗用。流水線操作如某個(gè)復(fù)雜邏輯功能的實(shí)現(xiàn)需較長(zhǎng)的延時(shí)，可將其分解為幾個(gè)（如3個(gè)）步驟來(lái)實(shí)現(xiàn)，每一步的延時(shí)變小，在各步間加入寄存器，以暫存中間結(jié)果，這樣可大大提高整個(gè)系統(tǒng)的最高工作頻率。流水線操作的示意圖非流水線方式8位全加器例9.24非流水線方式實(shí)現(xiàn)的8位全加器moduleadder8(input[7:0]ina,inb,inputcin,clk,output[7:0]sum,outputcout);reg[7:0]tempa,tempb,sum;regcout,tempc;always@(posedgeclk)begintempa=ina;tempb=inb;tempc=cin;end //輸入數(shù)據(jù)鎖存always@(posedgeclk)begin{cout,sum}=tempa+tempb+tempc;endendmodule非流水線方式8位全加器非流水線方式8位加法器的RTL綜合視圖兩級(jí)流水實(shí)現(xiàn)的8位加法器例9.25兩級(jí)流水線8位加法器。moduleadder_pipe2(inputcin,clk,input[7:0]ina,inb,outputreg[7:0]sum,outputregcout);reg[3:0]tempa,tempb,firsts;regfirstc;always@(posedgeclk)begin{firstc,firsts}=ina[3:0]+inb[3:0]+cin;tempa=ina[7:4];tempb=inb[7:4];endalways@(posedgeclk)begin{cout,sum[7:4]}=tempa+tempb+firstc;sum[3:0]=firsts;endendmodule四級(jí)流水線實(shí)現(xiàn)的8位加法器例9.264級(jí)流水方式實(shí)現(xiàn)的8位全加器moduleadder_pipe4(input[7:0]ina,inb,inputcin,clk,outputreg[7:0]sum,outputregcout);reg[7:0]tempa,tempb;regtempci,firstco,secondco,thirdco;reg[1:0]firsts,thirda,thirdb;reg[3:0]seconda,secondb,seconds;reg[5:0]firsta,firstb,thirds;//-------------------------------------------always@(posedgeclk)begintempa=ina;tempb=inb;tempci=cin;end //輸入數(shù)據(jù)緩存always@(posedgeclk)begin{firstco,firsts}=tempa[1:0]+tempb[1:0]+tempci; //第1級(jí)加（低2位）firsta=tempa[7:2];firstb=tempb[7:2];end 四級(jí)流水線實(shí)現(xiàn)的8位加法器例9.264級(jí)流水方式實(shí)現(xiàn)的8位全加器always@(posedgeclk)begin{secondco,seconds}={firsta[1:0]+firstb[1:0]+firstco,firsts};seconda=firsta[5:2];secondb=firstb[5:2];end always@(posedgeclk)begin{thirdco,thirds}={seconda[1:0]+secondb[1:0]+secondco,seconds};thirda=seconda[3:2];thirdb=secondb[3:2];end //數(shù)據(jù)緩存always@(posedgeclk)begin{cout,sum}={thirda[1:0]+thirdb[1:0]+thirdco,thirds};endendmodule設(shè)計(jì)綜合到不同器件的最高工作頻率非流水線設(shè)計(jì)允許的最大工作頻率為417.71MHz，而4級(jí)流水線設(shè)計(jì)允許的最大工作頻率為547.05MHz，顯然，流水線設(shè)計(jì)有效地提高了系統(tǒng)的最高運(yùn)行頻率。9.8資源共享資源共享可用來(lái)減少系統(tǒng)所耗用的器件資源，尤其是將一些耗用資源較多的模塊進(jìn)行共享，能有效降低整個(gè)系統(tǒng)耗用的資源。//方案1：用兩個(gè)加法器和1個(gè)MUX實(shí)現(xiàn)moduleres1#(parameterSIZE=4)(inputsel,input[SIZE-1:0]a,b,c,d,outputreg[SIZE:0]sum);always@*beginif(sel)sum=a+b;else sum=c+d;endendmodule//方案2：用兩個(gè)MUX和1個(gè)加法器實(shí)現(xiàn)moduleres2#(parameterSIZE=4)(inputsel,input[SIZE-1:0]a,b,c,d,outputreg[SIZE:0]sum);reg[SIZE-1:0]atmp,btmp;always@*beginif(sel)beginatmp=a;btmp=b;endelsebeginatmp=c;btmp=d;endsum=atmp+btmp;endendmodule

資源共享將上面兩個(gè)程序分別綜合到FPGA器件中（綜合時(shí)關(guān)閉綜合軟件的AutoResourceSharing選項(xiàng)）。編譯后查看編譯報(bào)告，比較器件資源的消耗情況可發(fā)現(xiàn)，方案1需要耗用更多的邏輯單元（LE），這是因?yàn)榉桨?需要兩個(gè)加法器，方案2通過(guò)增加數(shù)據(jù)選擇器MUX共享了加法器，因此，方案2更節(jié)省資源。故應(yīng)盡量將硬件代價(jià)高的模塊資源共享，以降低整個(gè)系統(tǒng)的成本。

奇數(shù)次分頻，要得到占空比是50%的方波波形，可采用如下方法：用兩個(gè)計(jì)數(shù)器，一個(gè)由輸入時(shí)鐘上升沿觸發(fā)，一個(gè)由輸入時(shí)鐘下降沿觸發(fā)，將兩個(gè)計(jì)數(shù)器的輸出相或，即可得到占空比為50%的方波波形。9.9奇數(shù)分頻與小數(shù)分頻9.9.1奇數(shù)分頻modulecount_num#(parameterNUM=13)(inputclk,reset,outputwirecout);reg[4:0]m,n;regcout1,cout2;assigncout=cout1|cout2; //輸出相或always@(posedgeclk)beginif(!reset)begincout1<=0;m<=0;endelsebeginif(m==NUM-1)m<=0;elsem<=m+1;if(m<(NUM-1)/2)cout1<=1;elsecout1<=0;endendalways@(negedgeclk)beginif(!reset)begincout2<=0;n<=0;endelsebeginif(n==NUM-1)n<=0;elsen<=n+1;if(n<(NUM-1)/2)cout2<=1;elsecout2<=0;endendendmodule

例9.29占空比50%的奇數(shù)分頻模13奇數(shù)分頻器的功能仿真波形圖例9.305.5半整數(shù)分頻源代碼modulefdiv5_5#(parameterNUM=5)(inputclkin,clr,outputregclkout);regclk1;wireclk2;integercount;xorxor1(clk2,clkin,clk1); //異或門always@(posedgeclkout,negedgeclr)begin //2分頻器if(~clr)beginclk1<=1'b0;endelseclk1<=~clk1;endalways@(posedgeclk2,negedgeclr)begin //模6分頻器if(~clr)begincount<=0;clkout<=1'b0;endelseif(count==N