(12)發(fā)明專利62/700,3452018.07.19US201910647336.X2019.07.17地址中國(guó)臺(tái)灣新竹縣限公司44223審查員何歡歡控制器發(fā)送一讀取指令至所述閃存模塊以請(qǐng)求取電壓來(lái)讀取所述至少一頁(yè)面的每一記憶細(xì)胞模塊將所述至少一頁(yè)面的每一記憶細(xì)胞的所述模塊能因應(yīng)一個(gè)讀取指令將每一記憶細(xì)胞的多記憶裝置電路主裝置2一閃存模塊，其中所述閃存模塊包括至少一閃存芯片，每一閃存芯片包括多個(gè)區(qū)塊，且每一區(qū)塊包括多個(gè)頁(yè)面；以及一閃存控制器，用來(lái)存取所述閃存模塊；其中當(dāng)所述閃存控制器發(fā)送一讀取指令至所述閃存模塊以請(qǐng)求至少一頁(yè)面上的數(shù)據(jù)，所述閃存模塊使用多個(gè)讀取電壓來(lái)讀取所述至少一頁(yè)面的每一記憶細(xì)胞以取得每一記憶細(xì)胞的多位信息，以及所述閃存模塊將所述至少一頁(yè)面的每一記憶細(xì)胞的所述多位信息傳送至所述閃存控制器；其中所述至少一頁(yè)面包括多個(gè)組塊，所述多位信息包括多個(gè)最高有效位以及多個(gè)最低有效位，以及所述閃存模塊依序?qū)⑺龆鄠€(gè)組塊的每一記憶細(xì)胞的所述多個(gè)最高有效位傳送至所述閃存控制器；接著，在所述多個(gè)組塊的每一記憶細(xì)胞的所述多個(gè)最高有效位全部傳送至所述閃存控制器之后，所述閃存模塊才依序?qū)⑺龆鄠€(gè)組塊的每一記憶細(xì)胞的所述多個(gè)最低有效位傳送至所述閃存控制器。2.如權(quán)利要求1所述的電子裝置，其特征在于，所述閃存模塊使用所述多個(gè)讀取電壓來(lái)讀取所述至少一頁(yè)面的每一記憶細(xì)胞，以在沒(méi)有任何其它讀取指令的情況下根據(jù)所述讀取指令取得每一記憶細(xì)胞的所述多位信息。3.如權(quán)利要求1所述的電子裝置，其特征在于，所述至少一頁(yè)面的每一記憶細(xì)胞是用來(lái)存儲(chǔ)多個(gè)位，每一記憶細(xì)胞具有多個(gè)狀態(tài)，所述多個(gè)狀態(tài)是用來(lái)指出所述多個(gè)位的不同的組合，以及所述多個(gè)讀取電壓的數(shù)量等于或大于所述多個(gè)狀態(tài)的數(shù)量。4.如權(quán)利要求3所述的電子裝置，其特征在于，所述閃存模塊使用一斜坡信號(hào)充當(dāng)所述多個(gè)讀取電壓來(lái)讀取所述至少一頁(yè)面的每一記憶細(xì)胞以取得每一記憶細(xì)胞的所述多位信5.如權(quán)利要求3所述的電子裝置，其特征在于，每一記憶細(xì)胞的所述多位信息對(duì)應(yīng)于所述多個(gè)讀取電壓當(dāng)中使得所述記憶細(xì)胞開(kāi)始導(dǎo)通的一個(gè)讀取電壓。6.如權(quán)利要求5所述的電子裝置，其特征在于，所述至少一頁(yè)面是在一四階細(xì)胞區(qū)塊中，以及每一記憶細(xì)胞的所述多位信息包括至少四位。7.如權(quán)利要求6所述的電子裝置，其特征在于，每一記憶細(xì)胞的所述多位信息包括八8.一種閃存控制器，其中所述閃存控制器耦接至一閃存模塊，所述閃存模塊包括至少一閃存芯片，每一閃存芯片包括多個(gè)區(qū)塊，每一區(qū)塊包括多個(gè)頁(yè)面，以及所述閃存控制器的一微處理器，用來(lái)執(zhí)行所述程序代碼以通過(guò)一控制邏輯電路來(lái)存取所述閃存模塊；其中當(dāng)所述微處理器發(fā)送一讀取指令至所述閃存模塊以請(qǐng)求至少一頁(yè)面上的數(shù)據(jù)，所述控制邏輯電路自所述閃存模塊接收所述至少一頁(yè)面的每一記憶細(xì)胞的多位信息，以及所述控制邏輯電路對(duì)所述至少一頁(yè)面的每一記憶細(xì)胞的所述多位信息進(jìn)行去隨機(jī)化以及解其中所述至少一頁(yè)面包括多個(gè)組塊，所述多位信息包括多個(gè)最高有效位以及多個(gè)最低有效位，以及所述閃存模塊依序?qū)⑺龆鄠€(gè)組塊的每一記憶細(xì)胞的所述多個(gè)最高有效位傳3送至所述閃存控制器；接著，在所述多個(gè)組塊的每一記憶細(xì)胞的所述多個(gè)最高有效位全部傳送至所述閃存控制器之后，所述閃存模塊才依序?qū)⑺龆鄠€(gè)組塊的每一記憶細(xì)胞的所述多個(gè)最低有效位傳送至所述閃存控制器。9.如權(quán)利要求8所述的閃存控制器，其特征在于，來(lái)自所述閃存模塊的所述至少一頁(yè)面的每一記憶細(xì)胞的所述多位信息是在沒(méi)有任何其它讀取指令的情況下根據(jù)所述讀取指令而取得。至少一閃存芯片，其中每一閃存芯片包括：至少一存儲(chǔ)器數(shù)組，其中所述至少一存儲(chǔ)器數(shù)組包括多個(gè)區(qū)塊，每一區(qū)塊包括多個(gè)頁(yè)多個(gè)感測(cè)放大器，用來(lái)自所述至少一存儲(chǔ)器數(shù)組中的多個(gè)記憶細(xì)胞讀取數(shù)據(jù)；以及一周邊電路，耦接于所述多個(gè)感測(cè)放大器之間；其中當(dāng)所述至少一閃存芯片自一閃存控制器接收到一讀取指令時(shí)，所述多個(gè)感測(cè)放大器使用多個(gè)讀取電壓來(lái)讀取至少一頁(yè)面的每一記憶細(xì)胞以取得每一記憶細(xì)胞的多位信息，以及所述閃存模塊通過(guò)所述周邊電路將所述至少一頁(yè)面的每一記憶細(xì)胞的所述多位信息傳送至所述閃存控制器；其中所述至少一頁(yè)面包括多個(gè)組塊，所述多位信息包括多個(gè)最高有效位以及多個(gè)最低有效位，以及所述閃存模塊依序?qū)⑺龆鄠€(gè)組塊的每一記憶細(xì)胞的所述多個(gè)最高有效位傳送至所述閃存控制器；接著，在所述多個(gè)組塊的每一記憶細(xì)胞的所述多個(gè)最高有效位全部傳送至所述閃存控制器之后，所述閃存模塊才依序?qū)⑺龆鄠€(gè)組塊的每一記憶細(xì)胞的所述多個(gè)最低有效位傳送至所述閃存控制器。11.如權(quán)利要求10所述的閃存模塊，其特征在于，所述閃存模塊使用所述多個(gè)讀取電壓來(lái)讀取所述至少一頁(yè)面的每一記憶細(xì)胞，以在沒(méi)有任何其它讀取指令的情況下根據(jù)所述讀取指令取得每一記憶細(xì)胞的所述多位信息。12.如權(quán)利要求10所述的閃存模塊，其特征在于，所述至少一頁(yè)面的每一記憶細(xì)胞是用來(lái)存儲(chǔ)多個(gè)位，每一記憶細(xì)胞具有多個(gè)狀態(tài)，所述多個(gè)狀態(tài)是用來(lái)指出所述多個(gè)位的不同組合，以及所述多個(gè)讀取電壓的數(shù)量等于或大于所述多個(gè)狀態(tài)的數(shù)量。13.如權(quán)利要求12所述的閃存模塊，其特征在于，所述閃存模塊使用一斜坡信號(hào)充當(dāng)所述多個(gè)讀取電壓來(lái)讀取所述至少一頁(yè)面的每一記憶細(xì)胞以取得每一記憶細(xì)胞的所述多位信息。14.如權(quán)利要求12所述的閃存模塊，其特征在于，每一記憶細(xì)胞的所述多位信息對(duì)應(yīng)于所述多個(gè)讀取電壓當(dāng)中使得所述記憶細(xì)胞開(kāi)始導(dǎo)通的一個(gè)讀取電壓。4閃存控制器、閃存模塊以及電子裝置[0001]本申請(qǐng)是申請(qǐng)日為2019年07月17日、申請(qǐng)?zhí)枮?01910647336.X、發(fā)明創(chuàng)造名稱為“閃存控制器、閃存模塊以及電子裝置”的中國(guó)發(fā)明申請(qǐng)的分案申請(qǐng)。技術(shù)領(lǐng)域[0002]本發(fā)明關(guān)于閃存的存取控制，尤指一種閃存模塊、閃存控制器以及電子裝置的用來(lái)進(jìn)行存取管理的方法。背景技術(shù)[0003]近年來(lái)由于存儲(chǔ)器的技術(shù)不斷地發(fā)展，各種可攜式或非可攜式記憶裝置(例如：分SSD);又例如：分別符合UFS及EMMC規(guī)格的嵌入式(embedded)記憶裝置)被廣泛地實(shí)施于諸多應(yīng)用中。因此，這些記憶裝置中的存儲(chǔ)器的存取控制遂成為相當(dāng)熱門的議題。[0004]以常用的NAND型閃存而言，其主要可包括單階細(xì)胞(si多階細(xì)胞(multiplelevelcell,MLC)兩大類的閃存。單階細(xì)胞閃存中的每個(gè)被當(dāng)作記憶細(xì)胞(memorycell)的晶體管只有兩種電荷值，分別用來(lái)表示邏輯值0與邏輯值1。另外，多階細(xì)胞閃存中的每個(gè)被當(dāng)作記憶細(xì)胞的晶體管的存儲(chǔ)能力則被充分利用，是采用較高的電壓來(lái)驅(qū)動(dòng)，以通過(guò)不同級(jí)別的電壓在一個(gè)晶體管中記錄至少兩位的信息(諸如00、01、11、10)。理論上，多階細(xì)胞閃存的記錄密度可以達(dá)到單階細(xì)胞閃存的記錄密度的至少兩倍，這對(duì)于曾經(jīng)在發(fā)展過(guò)程中遇到瓶頸的NAND型閃存的相關(guān)產(chǎn)業(yè)而言，是非常好的消息。[0005]相較于單階細(xì)胞閃存，由于多階細(xì)胞閃存的價(jià)格較便宜，并且在有限的空間里可提供較大的容量，故多階細(xì)胞閃存很快地成為市面上的記憶裝置競(jìng)相采用的主流。然而，多階細(xì)胞閃存的不穩(wěn)定性所導(dǎo)致的問(wèn)題也一一浮現(xiàn)。為了確保在記憶裝置中對(duì)閃存的存取控制能符合相關(guān)規(guī)范，閃存的控制器通常備有某些管理機(jī)制以妥善地管理數(shù)據(jù)的存取。[0006]依據(jù)現(xiàn)有技術(shù)，具備上列管理機(jī)制的記憶裝置仍有不足之處。例如，當(dāng)三階細(xì)胞(triplelevelcell,TLC)被應(yīng)用于記憶裝置時(shí)，會(huì)有位錯(cuò)誤率增加等三階細(xì)胞閃存的讀取數(shù)據(jù)的傳統(tǒng)感測(cè)方案已被提出來(lái)嘗試解決這些問(wèn)題，但在具有四階細(xì)胞(Quadruplelevelcell,QLC)閃存的記憶裝置上并不管用。尤其，傳統(tǒng)感測(cè)方案對(duì)于在四階細(xì)胞閃存中的每記憶細(xì)胞的高階存儲(chǔ)電位(high-levelpermemorycell)并不好。因此，需要一種新穎的方法以及相關(guān)架構(gòu)，以在沒(méi)有副作用或較不會(huì)帶來(lái)副作用的強(qiáng)況下加強(qiáng)整體效能。發(fā)明內(nèi)容[0007]本發(fā)明的一目的在于公開(kāi)一種用來(lái)進(jìn)行一記憶裝置的存取管理的方法，即使在一高密度存儲(chǔ)排列下依然能有效率地取得足夠的信息供解碼運(yùn)作的用以解決上述問(wèn)題。[0008]依據(jù)本發(fā)明一實(shí)施例，揭示了一種電子裝置，其中所述電子裝置包括一閃存模塊以及一閃存控制器。所述閃存模塊包括至少一閃存芯片，每一閃存芯片包括多個(gè)區(qū)塊5(block),且每一區(qū)塊包括多個(gè)頁(yè)面，而所述閃存控制器是用來(lái)存取所述閃存模塊。在所述電子裝置的運(yùn)作中，當(dāng)所述閃存控制器發(fā)送一讀取指令至所述閃存模塊以請(qǐng)求至少一頁(yè)面上的數(shù)據(jù)，所述閃存模塊使用多個(gè)讀取電壓來(lái)讀取所述至少一頁(yè)面的每一記憶細(xì)胞以取得每一記憶細(xì)胞的多位信息，以及所述閃存模塊將所述至少一頁(yè)面的每一記憶細(xì)胞的所述多位信息傳送至所述閃存控制器。[0009]依據(jù)本發(fā)明另一實(shí)施例，揭示了一種閃存控制器，其中所述閃存控制器耦接至一閃存模塊，所述閃存模塊包括至少一閃存芯片，每一閃存芯片包括多個(gè)區(qū)塊，每一區(qū)塊包括多個(gè)頁(yè)面。所述閃存控制器包括一存儲(chǔ)器以及一微處理器，其中所述存儲(chǔ)器系用來(lái)存儲(chǔ)一程序代碼，以及所述微處理器是用來(lái)執(zhí)行所述程序代碼以通過(guò)一控制邏輯電路來(lái)存取所述閃存模塊。在所述閃存控制器的運(yùn)作中，在所述微處理器發(fā)送一讀取指令至所述閃存模塊以請(qǐng)求至少一頁(yè)面上的數(shù)據(jù)以后，所述控制邏輯電路自所述閃存模塊接收所述至少一頁(yè)面的每一記憶細(xì)胞的多位信息，以及所述控制邏輯電路對(duì)所述至少一頁(yè)面的每一記憶細(xì)胞的所述多位信息進(jìn)行去隨機(jī)化(de-randomize)以及解碼。[0010]依據(jù)本發(fā)明另一實(shí)施例，揭示了一種閃存模塊，其中所述閃存模塊包括至少一閃存芯片，所述至少一閃存芯片中的每一閃存芯片包括至少一存儲(chǔ)器數(shù)組、多個(gè)感測(cè)放大器以及一周邊(peripheral)電路，所述至少一存儲(chǔ)器數(shù)組包括多個(gè)區(qū)塊，每一區(qū)塊包括多個(gè)頁(yè)面，且所述多個(gè)感測(cè)放大器是用來(lái)自所述至少一存儲(chǔ)器數(shù)組中的多個(gè)記憶細(xì)胞讀取數(shù)據(jù)。在所述閃存模塊的運(yùn)作中，當(dāng)所述至少一閃存芯片自一閃存控制器接收到一讀取指令時(shí)，所述多個(gè)感測(cè)放大器使用多個(gè)讀取電壓來(lái)讀取所述至少一頁(yè)面的每一記憶細(xì)胞以取得每一記憶細(xì)胞的多位信息，以及所述閃存模塊通過(guò)所述周邊電路將所述至少一頁(yè)面的每一記憶細(xì)胞的所述多位信息傳送至所述閃存控制器。附圖說(shuō)明[0011]圖1為依據(jù)本發(fā)明一實(shí)施例的一電子裝置的示意圖。[0012]圖2為依據(jù)本發(fā)明一實(shí)施例的一[0013]圖3為依據(jù)本發(fā)明一實(shí)施例繪示的圖2所示的三維NAND型閃存的某些局部結(jié)構(gòu)。[0014]圖4為依據(jù)本發(fā)明一實(shí)施例繪示的圖2所示的三維NAND型閃存的多個(gè)記憶細(xì)胞中的一個(gè)記憶細(xì)胞的某些實(shí)施細(xì)節(jié)。[0015]圖5為依據(jù)本發(fā)明一實(shí)施例的四階細(xì)胞區(qū)塊的一記憶細(xì)胞的多個(gè)狀態(tài)(編程狀態(tài))的示意圖。[0016]圖6為依據(jù)本發(fā)明一實(shí)施例的一閃存芯片的示意圖。[0017]圖7為依據(jù)本發(fā)明一第一實(shí)施例的一感測(cè)放大器的示意圖。[0018]圖8為依據(jù)本發(fā)明一實(shí)施例的圖7所示的感測(cè)放大器的某些信號(hào)的時(shí)序圖。[0019]圖9為依據(jù)本發(fā)明一實(shí)施例的一計(jì)數(shù)器以及一映射電路的示意圖。[0020]圖10為依據(jù)本發(fā)明一實(shí)施例的狀態(tài)S0～S15以及對(duì)應(yīng)的最高有效位與多個(gè)最低有效位的示意圖。[0021]圖11為依據(jù)本發(fā)明一實(shí)施例的傳送讀取指令以及最高有效位/最低有效位的時(shí)序[0022]圖12為依據(jù)本發(fā)明一第二實(shí)施例的一感測(cè)放大器的示意圖。6[0023]圖13為依據(jù)本發(fā)明一實(shí)施例的圖12所示的感測(cè)放大器的某些信號(hào)的時(shí)序圖。[0024]其中，附圖標(biāo)記說(shuō)明如下：[0025]10電子裝置[0026]50主裝置[0028]54電源供應(yīng)電路[0029]100記憶裝置[0030]110存儲(chǔ)器控制器[0031]112微處理器[0032]112C程序代碼[0033]112M只讀存儲(chǔ)器[0034]114控制邏輯電路[0035]132編碼器[0036]134解碼器[0037]136隨機(jī)化器[0038]138去隨機(jī)化器[0039]116隨機(jī)存取存儲(chǔ)器[0040]118傳輸接口電路[0041]120閃存模塊[0042]122-1,122-2,…,122-N閃存芯片2),…,MBLS(1,Ny),…,MBLS(Nx,Ny)上方選擇電路MSLS(1,1),…,MSLS(Nx,1),MSLS(1,2),…,MSLS(Nx,2),…,MSLS(1,Ny),…,MSLS(Nx,Ny)下方選擇電路BL(1),…,BL(Nx)位Nz),…,WL(Ny,Nz)字線BLS(1),BLS(2),…,BLS(Ny)上方選擇線SLS(1),SLS(2),…,SLS(Ny)下方選擇線SL(1),SL(2),…,SL(Ny)源極線PS2D(1),PS2D(2),…,PS2D(Ny)電路模[0054]S(1,Ny),…,S(Nx,Ny)次要電路模塊Mch棒段Md棒段的上側(cè)Ms棒段的下側(cè)Mfg第一管狀局部結(jié)構(gòu)Mcg第二管狀局部結(jié)構(gòu)VR1,VR2,VR3,VR4,VR5,7[0056]VR11,VR12,VR13,VR14,VR15讀取電壓SO,S1,S2,S3,S4,S5,S6,S7,[0058]600閃存芯片[0059]610,620存儲(chǔ)器數(shù)組[0060]612,614,622,624感測(cè)放大器[0061]632,634周邊電路[0062]700,1200感測(cè)放大器[0063]710,1210運(yùn)算放大器[0064]712,1212電壓源[0065]714控制電路[0066]716計(jì)數(shù)器[0067]910映射電路1214數(shù)字模擬轉(zhuǎn)換器Vout輸出信號(hào)Vsen,Vpre,VBL電壓VR讀取具體實(shí)施方式[0070]圖1為依據(jù)本發(fā)明一實(shí)施例的電子裝置10的示意圖，其中電子裝置10可包括一主裝置50以及一記憶裝置100。主裝置50可包括至少一處理器(例如一或多個(gè)處理器),可統(tǒng)稱為處理器52,且可另包括耦接至處理器52的一電源供應(yīng)電路54.處理器52可用來(lái)控制主裝置50的運(yùn)作，而電源供應(yīng)電路54可用來(lái)提供電源給處理器52以及記憶裝置100,并且輸出一或多個(gè)驅(qū)動(dòng)電壓給記憶裝置100。記憶裝置100可用來(lái)提供存儲(chǔ)空間給主裝置50,并且自主裝置50取得所述一或多個(gè)驅(qū)動(dòng)電壓以作為記憶裝置100的電源。主機(jī)50的例子可包括(但不限于):多功能移動(dòng)電話(multifunctionalmobilephone)、平板計(jì)算機(jī)(tablet)以及個(gè)人計(jì)算機(jī)(personalcomputer)諸如桌面計(jì)算機(jī)與膝上型計(jì)算機(jī)。記憶裝置100的例子可包括(但不限于):固態(tài)硬盤(solidstatedrive,SSD)以及各種類型的嵌入式(embedded)記憶裝置諸如符合快捷外設(shè)互聯(lián)(PeripheralComponentInterconnectExpress,PCIe)標(biāo)準(zhǔn)的嵌入式記憶裝置等等。依據(jù)本實(shí)施例，記憶裝置100可包括一閃存控制器110,且可另包括一閃存模塊120,其中閃存控制器110是用來(lái)控制記憶裝置100的運(yùn)作以及存取閃存模塊120,而閃存模塊120是用來(lái)存儲(chǔ)信息。閃存模塊120可包括至少一閃存芯片諸如多個(gè)閃存芯片122-1、122-2、…及122-N,其中“N”可表示大于一的正整數(shù)。[0071]如圖1所示，存儲(chǔ)器控制器110可包括一處理電路諸如一微處理器112、一存儲(chǔ)單元諸如一只讀存儲(chǔ)器(ReadOnlyMemory,ROM)112M、一控制邏輯電路114、一隨機(jī)存取存儲(chǔ)器(RandomAccessMemory,RAM)116以及一傳輸接口電路118,其中這些組件可通過(guò)一總線彼此耦接。隨機(jī)存取存儲(chǔ)器116是以一靜態(tài)隨機(jī)存取存儲(chǔ)器(StaticRAM,SRAM)來(lái)實(shí)施，但本發(fā)明不限于此。隨機(jī)存取存儲(chǔ)器116可用來(lái)提供內(nèi)部存儲(chǔ)空間給閃存控制器110,例如，隨機(jī)存取存儲(chǔ)器116可用來(lái)作為一緩沖存儲(chǔ)器以緩沖數(shù)據(jù)。另外，本實(shí)施例的只讀存儲(chǔ)器112M是用來(lái)存儲(chǔ)一程序代碼112C,而微處理器112則用來(lái)執(zhí)行程序代碼112C以控制對(duì)閃存模塊1208的存取。請(qǐng)注意，在某些例子中，程序代碼112C可存儲(chǔ)在隨機(jī)存取存儲(chǔ)器116或任何形式的存儲(chǔ)器內(nèi)。此外，控制邏輯電路114可用來(lái)控制閃存模塊120,且可包括一編碼器132、一解碼器134、一隨機(jī)化器(randomizer)136、一去隨機(jī)化器(de-randomizer)138以及其它電路。傳輸接口電路118可符合一特定通信標(biāo)準(zhǔn)(諸如串行高級(jí)技術(shù)附件(SerialAdvancedTechnologyAttachment,SATA)標(biāo)準(zhǔn)、外設(shè)組件互聯(lián)(PeripheralComponentInterconnect,PCI)標(biāo)準(zhǔn)、快捷外設(shè)互聯(lián)標(biāo)準(zhǔn)、通用快閃存儲(chǔ)(UniversalFlashStorage,UFS)標(biāo)準(zhǔn)等等),且可依據(jù)所述特定通信標(biāo)準(zhǔn)進(jìn)行通信，例如為記憶裝置100,和主裝置50進(jìn)行通信，其中主裝置50可包括符合所述特定通信標(biāo)準(zhǔn)的對(duì)應(yīng)的傳輸接口電路，來(lái)為主裝置50,和記憶裝置100進(jìn)行通信。[0072]在本實(shí)施例中，主裝置50可傳送主裝置指令(hostcommand)與對(duì)應(yīng)的邏輯地址至閃存控制器110來(lái)存取記憶裝置100。閃存控制器110接收主裝置指令與邏輯地址，并將主裝置指令轉(zhuǎn)譯成存儲(chǔ)器操作指令(可簡(jiǎn)稱為操作指令),再以操作指令控制閃存模塊120讀取、寫(xiě)入(write)/編程(program)閃存模塊120當(dāng)中某些實(shí)體地址的記憶單位(例如數(shù)據(jù)頁(yè)面),其中實(shí)體地址對(duì)應(yīng)于邏輯地址。當(dāng)存儲(chǔ)器控制器110對(duì)閃存芯片122-1、122-2、…及122-N中的任一閃存芯片122-n進(jìn)行一抹除(erase)運(yùn)作時(shí)(符號(hào)“n”可表示區(qū)間[1,N]中的任一整數(shù)),閃存芯片122-n的多個(gè)區(qū)塊(block)中的至少一個(gè)區(qū)塊會(huì)被抹除，其中所述多個(gè)區(qū)塊中的每一區(qū)塊可包括多個(gè)頁(yè)面(例如數(shù)據(jù)頁(yè)面),且一存取運(yùn)作(例如讀取或?qū)懭?可對(duì)一或多個(gè)頁(yè)面進(jìn)行。[0073]圖2為依據(jù)本發(fā)明一實(shí)施例的一三維(three-dimensional,3D)NAND型閃存的示意圖。例如，上述閃存芯片122-1、122-2…及122-N中的至少一者中的任一存儲(chǔ)器組件可基于[0074]依據(jù)本實(shí)施例，所述三維NAND型閃存可包括以一三維架構(gòu)排列的多個(gè)記憶細(xì)胞，諸如分別被排列于垂直Z軸的Nz層并且對(duì)齊分別對(duì)應(yīng)于X軸、Y軸及Z軸的三個(gè)方向的(Nx*Ny*Nz)個(gè)記憶細(xì)胞{{M(1,1,1),…,M(Nx,1,1)},{M(1,2,1),…,M(Nx,2,1)},…,{M(1,Ny,Nz)},…,{M(1,Ny,Nz),…,M(Nx,Ny,Nz)}},且可另包括用于選擇控制的多個(gè)選擇器電路，諸如被排列于所述Nz層上面的一上方層(upperlayer)的(Nx*Ny)個(gè)上方選擇器電路{MBLSNy)}、以及被排列于所述Nz層下面的一下方層(lowerlayer)的(Nx*Ny)個(gè)下方選擇器電路(Nx,Ny)}。另外，所述三維NAND型閃存可包括用于存取控制的多個(gè)位線(bitline)以及多個(gè)字線(wordline),諸如被排列于所述上方層上面的一頂部層(toplayer)的Nx個(gè)位線BL(1)、…及BL(Nx)、以及分別被排列于所述Nz層的(Ny*Nz)個(gè)字線{WL(1,1),WL(2,1),…,WL外，所述三維NAND型閃存可包括用于選擇控制的多個(gè)選擇線，諸如被排列于所述上方層的Ny個(gè)上方選擇線BLS(1)、BLS(2)、…及BLS(Ny)、以及被排列于所述下方層的Ny個(gè)下方選擇線SLS(1)、SLS(2)、…及SLS(Ny),且可另包括用于提供多個(gè)參考位準(zhǔn)的多個(gè)排列于所述下方層下面的一底部層(bottomlayer)的Ny個(gè)源極線SL(1)、SL(2)、…及SL9[0075]如圖2所示，所述三維NAND型閃存可被區(qū)分成沿著Y軸分布的Ny個(gè)電路模塊PS2D有與一平面NAND閃存(其記憶細(xì)胞被排列于一單一層)類似的某些電氣特征，因此可分別被視為多個(gè)虛擬二維(pseudo-2D)電路模塊，但本發(fā)明不限于此。另外，電路模塊PS2D(1)、PS2D(2)、…及PS2D(Ny)中的任一電路模塊PS2D(ny)可包括Nx個(gè)次要(secondary)電路模塊S(1,ny)、…及S(Nx,ny),其中“ny”可表示區(qū)間[(1)可包括Nx個(gè)次要電路模塊S(1,1)…及S(Nx,1),電路模塊PS2D(2)可包括Nx個(gè)次要電路模塊S(1,2)、…及S(Nx,2),…,以及電路模塊PS2D(Ny)可包括Nx個(gè)次要電路模塊S(1,Ny)、…及S(Nx,Ny)。在電路模塊PS2D(ny)中，次要電路模塊S(1,ny)…及S(Nx,ny)中的任一次要電路模塊S(nx,ny)可包括Nz個(gè)記憶細(xì)胞M(nx,ny,1)、M(nx,ny,2)、…及M(nx,ny,Nz),且可包括對(duì)應(yīng)于記憶細(xì)胞M(nx,ny,1)、M(nx,ny,2)、…及M(nx,ny,Nz)的一組選擇器電路，諸如上方選擇器電路MBLS(nx,ny)以及下方選擇器電路MSLS(nx,ny),其中“nx”可表示區(qū)間[1,Nx]中的任一整數(shù)。上方選擇器電路MBLS(nx,ny)、下方選擇器電路MSLS(nx,ny)以及記憶細(xì)胞M(nx,ny,1)、M(nx,ny,2)器電路以及下方選擇器電路MSLS(nx,ny)可由不具有任何浮動(dòng)閘(floatinggate)的普通晶體管來(lái)實(shí)施，而記憶細(xì)胞M(nx,ny,1)、M(nx,ny,2)、…及M(nx,ny(nx,ny,nz)可由一浮動(dòng)閘晶體管來(lái)實(shí)施，其中“nz”可表示區(qū)間[1,Nz]中的任一整數(shù)，但本ny)可依據(jù)對(duì)應(yīng)的選擇線BLS(ny)上的選擇信號(hào)來(lái)進(jìn)行選擇，而在電路模塊PS2D(ny)中的下方選擇器電路MSLS(1,ny)、…及MSLS(Nx,ny)可依據(jù)對(duì)應(yīng)的選擇線SLS(ny)上的選擇信號(hào)來(lái)進(jìn)行選擇。[0076]圖3為依據(jù)本發(fā)明一實(shí)施例繪示的圖2所示的三維NAND型閃存的某些局部結(jié)構(gòu)。所述三維NAND型閃存可設(shè)計(jì)成具有多個(gè)棒狀(rod-shaped)局部結(jié)構(gòu)諸如圖3所示的棒狀局部結(jié)構(gòu)，而所述多個(gè)棒狀局部結(jié)構(gòu)可分別被安排來(lái)穿過(guò)次要電路模塊{S(1,1),…,S(Nx,1)}、{S(1,2),…,S(Nx,2)}、…及{S(1,Ny),…,S(Nx,Ny)}。為便于理解，所述多個(gè)棒狀局部結(jié)構(gòu)可分別被視為圖2所示的架構(gòu)中的次要電路模塊{S(1,1),…,S(Nx,1)}、{S(1,2),…,S(Nx,2)}…及{S(1,Ny),…,S(Nx,Ny)}的相關(guān)晶體管的通道，諸如用于實(shí)施上方選擇器電路MBLS(nx,ny)以及下方選擇器電路MSLS(nx,ny)的普通晶體管的通道以及用于實(shí)施記憶細(xì)胞M(nx,ny,nz)的浮動(dòng)閘晶體管的通道。依據(jù)某些實(shí)施例，所述多個(gè)棒狀局部結(jié)構(gòu)的數(shù)量可等于次要電路模塊{S(1,1),…,S(Nx,1)}、{S(1,2),…,S(Nx,2)}、…Ny)}的總數(shù)(Nx*Ny),但本發(fā)明不限于此。例如，所述多個(gè)記憶細(xì)胞的排列可予以變化，而多個(gè)棒狀局部結(jié)構(gòu)的數(shù)量可相對(duì)應(yīng)地改變。所述多個(gè)管狀局部結(jié)構(gòu)可被安排來(lái)環(huán)繞(encircle)所述多個(gè)棒狀局部結(jié)構(gòu)以形成次要電路模塊{S(1,1),…,S(Nx,1)}、{S(1,2),…,S(Nx,2)}、…及{S(1,Ny),…,S(Nx,Ny)}的各個(gè)組件，尤其是形成圖2所示的架構(gòu)中所述多個(gè)記憶細(xì)胞的各個(gè)控制閘與各個(gè)浮動(dòng)閘以及所述多個(gè)選擇器電路的各個(gè)閘。記憶細(xì)胞{{M(1,1,1),M(2,1,1),…},{M(1,1,2),M(2,1,2),…},…以及字線{WL(1,1),WL(1,2),…}繪示于圖3中，且圖3所示的管狀局部結(jié)構(gòu)可指出有某些額外局部結(jié)構(gòu)圍繞所述多個(gè)棒狀局部結(jié)構(gòu)的每一者，其中針對(duì)這些額外局部結(jié)構(gòu)的細(xì)節(jié)會(huì)在后續(xù)的實(shí)施例中進(jìn)一步說(shuō)明。[0078]圖4為依據(jù)本發(fā)明一實(shí)施例繪示的圖2所示的三維NAND型閃存的所述多個(gè)記憶細(xì)胞中的一個(gè)記憶細(xì)胞的某些實(shí)施細(xì)節(jié)。如圖4所示，記憶細(xì)胞M(nx,ny,nz)可包括所述多個(gè)棒狀局部結(jié)構(gòu)中的一者的一部分，諸如對(duì)應(yīng)于次要電路模塊S(nx,ny)的棒狀局部結(jié)構(gòu)中的一棒段(rodsegment)Mch,且可另包括具有相同對(duì)稱軸的某些管狀局部結(jié)構(gòu)。例如，棒段Mch的上側(cè)Md與下側(cè)Ms可用來(lái)當(dāng)作用于實(shí)施記憶細(xì)胞M(nx,ny,nx)的浮動(dòng)閘晶體管的漏極與源極，且這些管狀局部結(jié)構(gòu)中的一第一管狀局部結(jié)構(gòu)Mfg以及一第二管狀局部結(jié)構(gòu)Mcg可用來(lái)作為這個(gè)浮動(dòng)閘晶體管的浮動(dòng)閘以及控制閘。這些管狀局部結(jié)構(gòu)中的其它管狀局部結(jié)構(gòu)，諸如棒段Mch與所述第一管狀局部結(jié)構(gòu)Mfg之間的管狀局部結(jié)構(gòu)以及所述第一管狀局部結(jié)構(gòu)Mfg與所述第二管狀局部結(jié)構(gòu)Mcg之間的管狀局部結(jié)構(gòu)，可由一或多個(gè)絕緣材料來(lái)實(shí)施。[0079]依據(jù)某些實(shí)施例，圖2所示的架構(gòu)中的所述多個(gè)選擇器電路中的任一選擇器電路可通過(guò)修改圖4所示的架構(gòu)來(lái)實(shí)施。例如，棒段Mch的上側(cè)Md與下側(cè)Ms可用來(lái)作為用于實(shí)施這個(gè)選擇器電路的普通晶體管的漏極與源極，而這些管狀局部結(jié)構(gòu)中的第二管狀局部結(jié)構(gòu)Mcg可用來(lái)作為這個(gè)普通晶體管的柵極，其中第一管狀局部結(jié)構(gòu)Mfg應(yīng)從所述一或多個(gè)絕緣材料移除。因此，棒段Mch與第二管狀局部結(jié)構(gòu)Mcg之間只會(huì)有一個(gè)管狀局部結(jié)構(gòu)，但本發(fā)明不限于此。[0080]在閃存模塊120中，當(dāng)閃存芯片122-1～122-N的任一者的區(qū)塊充當(dāng)一單階細(xì)胞區(qū)塊，所述區(qū)塊中的多個(gè)實(shí)體頁(yè)面的每一者對(duì)應(yīng)至一個(gè)邏輯頁(yè)面，即所述頁(yè)面的多個(gè)記憶細(xì)胞的每一者被組態(tài)成僅存儲(chǔ)一個(gè)位，其中一個(gè)實(shí)體頁(yè)面可包括由一字線控制的全部晶體管(例如，對(duì)應(yīng)于字線WL(1,Nz)的記憶細(xì)胞M(1,1,Nz)～M(Nx,1,Nz)形成一實(shí)體頁(yè)面)。當(dāng)閃存芯片122-1～122-N的任一者的區(qū)塊充當(dāng)一多階細(xì)胞區(qū)塊，所述區(qū)塊中的多個(gè)實(shí)體頁(yè)面的每一者對(duì)應(yīng)至兩個(gè)邏輯頁(yè)面，即所述頁(yè)面的多個(gè)記憶細(xì)胞的每一者被組態(tài)成存儲(chǔ)兩個(gè)位。當(dāng)閃存芯片122-1～122-N的任一者的區(qū)塊充當(dāng)一三階細(xì)胞區(qū)塊，所述區(qū)塊中的多個(gè)實(shí)體頁(yè)面的每一者對(duì)應(yīng)至三個(gè)邏輯頁(yè)面，即所述頁(yè)面的多個(gè)記憶細(xì)胞的每一者被組態(tài)成存儲(chǔ)三個(gè)位。當(dāng)閃存芯片122-1～122-N的任一者的區(qū)塊充當(dāng)一四階細(xì)胞區(qū)塊，所述區(qū)塊中的多個(gè)實(shí)體頁(yè)面的每一者對(duì)應(yīng)至四個(gè)邏輯頁(yè)面，即所述頁(yè)面的多個(gè)記憶細(xì)胞的每一者被組態(tài)成存儲(chǔ)四個(gè)位。[0081]圖5為依據(jù)本發(fā)明一實(shí)施例的所述四階細(xì)胞區(qū)塊的一記憶細(xì)胞的多個(gè)狀態(tài)(編程狀態(tài))的示意圖。如圖5所示，每一記憶細(xì)胞可具有十六個(gè)狀態(tài)，且每一狀態(tài)代表四個(gè)位(分別命名為頂端位、上方位、中間位以及下方位)的不同組合。在圖5所示的實(shí)施例中，當(dāng)所述記憶細(xì)胞被編程為具有狀態(tài)SO,存儲(chǔ)于所述記憶細(xì)胞的頂端位、上方位、中間位以及下方位為(1,1,1,1);當(dāng)所述記憶細(xì)胞被編程為具有狀態(tài)S1,存儲(chǔ)于所述記憶細(xì)胞的頂端位、上方位、中間位以及下方位為(1,1,1,0);當(dāng)所述記憶細(xì)胞被編程為具有狀態(tài)S2,存儲(chǔ)于所述記憶細(xì)胞的頂端位、上方位、中間位以及下方位為(1,0,1,0);當(dāng)所述記憶細(xì)胞被編程為具有狀態(tài)S3,存儲(chǔ)于所述記憶細(xì)胞的頂端位、上方位、中間位以及下方位為(1,0,0,0);當(dāng)所述記憶細(xì)胞被編程為具有狀態(tài)S4,存儲(chǔ)于所述記憶細(xì)胞的頂端位、上方位、中間位以及下方位為(1,0,0,1);當(dāng)所述記憶細(xì)胞被編程為具有狀態(tài)S5,存儲(chǔ)于所述記憶細(xì)胞的頂端位、上方位、11中間位以及下方位為(0,0,0,1);當(dāng)所述記憶細(xì)胞被編程為具有狀態(tài)S6,存儲(chǔ)于所述記憶細(xì)胞的頂端位、上方位、中間位以及下方位為(0,0,0,0);當(dāng)所述記憶細(xì)胞被編程為具有狀態(tài)S7,存儲(chǔ)于所述記憶細(xì)胞的頂端位、上方位、中間位以及下方位為(0,0,1,0);當(dāng)所述記憶細(xì)胞被編程為具有狀態(tài)S8,存儲(chǔ)于所述記憶細(xì)胞的頂端位、上方位、中間位以及下方位為(0,1,1,0);當(dāng)所述記憶細(xì)胞被編程為具有狀態(tài)S9,存儲(chǔ)于所述記憶細(xì)胞的頂端位、上方位、中間位以及下方位為(0,1,0,0);當(dāng)所述記憶細(xì)胞被編程為具有狀態(tài)S10,存儲(chǔ)于所述記憶細(xì)胞的頂端位、上方位、中間位以及下方位為(1,1,0,0);當(dāng)所述記憶細(xì)胞被編程為具有狀態(tài)S11,存儲(chǔ)于所述記憶細(xì)胞的頂端位、上方位、中間位以及下方位為(1,1,0,1);當(dāng)所述記憶細(xì)胞被編程為具有狀態(tài)S12,存儲(chǔ)于所述記憶細(xì)胞的頂端位、上方位、中間位以及下方位為(0,1,0,1);當(dāng)所述記憶細(xì)胞被編程為具有狀態(tài)S13,存儲(chǔ)于所述記憶細(xì)胞的頂端位、上方位、中間位以及下方位為(0,1,1,1);當(dāng)所述記憶細(xì)胞被編程為具有狀態(tài)S14,存儲(chǔ)于所述記憶細(xì)胞的頂端位、上方位、中間位以及下方位為(0,0,1,1);以及當(dāng)所述記憶細(xì)胞被編程為具有狀態(tài)S15,存儲(chǔ)于所述記憶細(xì)胞的頂端位、上方位、中間位以及下方位為(1,0,1,1)。[0082]在現(xiàn)有技術(shù)中，當(dāng)所述頂端位需被閃存控制器110讀取時(shí)，閃存控制器110能控制閃存模塊120施加四個(gè)讀取電壓VR5、VR10、VR12及VR15來(lái)讀取所述記憶細(xì)胞。若所述記憶細(xì)胞在被施加讀取電壓VR5時(shí)是導(dǎo)通的，所述頂端位被判定為“1”;若所述記憶細(xì)胞在被施加讀取電壓VR5時(shí)是不導(dǎo)通的且所述記憶細(xì)胞在被施加讀取電壓VR10時(shí)是導(dǎo)通的，所述頂端位被判定為“0”;若所述記憶細(xì)胞在被施加讀取電壓VR10時(shí)是不導(dǎo)通的且所述記憶細(xì)胞在被施加讀取電壓VR12時(shí)是導(dǎo)通的，所述頂端位被判定為“1”;若所述記憶細(xì)胞在被施加讀取電壓VR12時(shí)是不導(dǎo)通的且所述記憶細(xì)胞在被施加讀取電壓VR15時(shí)是導(dǎo)通的，所述頂端位被判定為“0”;以及若所述記憶細(xì)胞在被施加讀取電壓VR15時(shí)是不導(dǎo)通的，所述頂端位被判定為“1”。當(dāng)所述上方位需被閃存控制器110讀取時(shí)，閃存控制器110能控制閃存模塊120施加三個(gè)讀取電壓VR2、VR8及VR14來(lái)讀取所述記憶細(xì)胞。若所述記憶細(xì)胞在被施加讀取電壓VR2時(shí)是導(dǎo)通的，所述上方位被判定為“1”;若所述記憶細(xì)胞在被施加讀取電壓VR2時(shí)是不導(dǎo)通的且所述記憶細(xì)胞在被施加讀取電壓VR8時(shí)是導(dǎo)通的，所述上方位被判定為“0”;若所述記憶細(xì)胞在被施加讀取電壓VR8時(shí)是不導(dǎo)通的且所述記憶細(xì)胞在被施加讀取電壓VR14時(shí)是導(dǎo)通的，所述上方位被判定為“1”;若所述記憶細(xì)胞在被施加讀取電壓VR14時(shí)是不導(dǎo)通的，所述上方位被判定為“0”。當(dāng)所述中間位需被閃存控制器110讀取時(shí)，閃存存模塊120施加四個(gè)讀取電壓VR3、VR7、VR9及VR13來(lái)讀取所述記憶細(xì)胞。若所述記憶細(xì)胞在被施加讀取電壓VR3時(shí)是導(dǎo)通的，所述中間位被判定為“1”;若所述記憶細(xì)胞在被施加讀取電壓VR3時(shí)是不導(dǎo)通的且所述記憶細(xì)胞在被施加讀取電壓VR7時(shí)是導(dǎo)通的，所述中間位被判定為“0”;若所述記憶細(xì)胞在被施加讀取電壓VR7時(shí)是不導(dǎo)通的且所述記憶細(xì)胞在被施加讀是不導(dǎo)通的且所述記憶細(xì)胞在被施加讀取電壓VR13時(shí)是導(dǎo)通的，所述中間位被判定為“0”;述下方位需被閃存控制器110讀取時(shí)，閃存控制器110能控制閃存模塊120施加四個(gè)讀取電壓VR1、VR4、VR6及VR11來(lái)讀取所述記憶細(xì)胞。若所述記憶細(xì)胞在被施加讀取電壓VR1時(shí)是導(dǎo)通的，所述下方位被判定為“1”;若所述記憶細(xì)胞在被施加讀取電壓VR1時(shí)是不導(dǎo)通的且所述記憶細(xì)胞在被施加讀取電壓VR4時(shí)是導(dǎo)通的，所述下方位被判定為“0”;若所述記憶細(xì)胞在被施加讀取電壓VR4時(shí)是不導(dǎo)通的且所述記憶細(xì)胞在被施加讀取電壓VR6時(shí)是導(dǎo)通的，所述下方位被判定為“1”;若所述記憶細(xì)胞在被施加讀取電壓VR6時(shí)是不導(dǎo)通的且所述記憶細(xì)胞在被施加讀取電壓VR11時(shí)是導(dǎo)通的，所述下方位被判定為“0”;以及若所述記憶細(xì)胞在被[0083]需注意的是，圖5所示的格雷碼(graycode)只是為了說(shuō)明的目的，并非對(duì)本發(fā)明的限制。任意合適的格雷碼都能用于記憶裝置100中，且用于判定頂端位、上方及下方位的讀取電壓可據(jù)以改變。[0084]通過(guò)使用讀取電壓VR1～VR15的部分而自所述記憶細(xì)胞讀取的位可被視為一符號(hào)位(signbit),而自多個(gè)記憶細(xì)胞(例如四千(4K)個(gè)記憶細(xì)胞)取得的符號(hào)位由去隨機(jī)化器138進(jìn)行處理并且由解碼器134進(jìn)行錯(cuò)誤更正運(yùn)作以產(chǎn)生解碼后數(shù)據(jù)。然而，由于多階細(xì)胞區(qū)塊中的記憶細(xì)胞的狀態(tài)區(qū)間很小，所以這些狀態(tài)會(huì)因?yàn)樵陂W存模塊120中發(fā)生的讀取干擾、編程干擾或數(shù)據(jù)保留問(wèn)題而具有嚴(yán)重的變異，而錯(cuò)誤更正運(yùn)作可能失敗。為了解決這個(gè)問(wèn)題，現(xiàn)有技術(shù)另施加了額外的讀取電壓來(lái)讀取所述記憶細(xì)胞以取得多個(gè)軟位(softbit),以增加錯(cuò)誤更正運(yùn)作的成功率。例如，若解碼器134無(wú)法解碼自所述多個(gè)記憶細(xì)胞取得的多個(gè)符號(hào)位，閃存控制器110可控制閃存模塊120使用額外的讀取電壓來(lái)重新讀取所述多個(gè)記憶細(xì)胞以取得一第一組軟位，且解碼器134使用一低密度奇偶校驗(yàn)碼(low-densityparity-checkcode,LDPC)方法來(lái)以所述第一組軟位解碼所述多個(gè)符號(hào)位。例如，若閃存控制器110試圖讀取所述區(qū)塊的頂端頁(yè)面(即所述多個(gè)記憶細(xì)胞的頂端位),閃存控制器110可控制閃存模塊120使用額外讀取電壓(VR5-△)、(VR10-△)、(VR12-△)以及(VR15-△)來(lái)取得所述第一組軟位。若解碼器134仍然無(wú)法解碼，閃存控制器110可控制閃存模塊120使用額外讀取電壓(VR5+△)、(VR10+△)、(以取得一第二組軟位，而解碼器134可使用所述低密度奇偶校驗(yàn)碼方法來(lái)以所述第一組軟位以及所述第二組軟位等等來(lái)解碼所述多個(gè)符號(hào)位。[0085]鑒于上述情況，若閃存控制器110需要自閃存模塊120中的四階細(xì)胞區(qū)塊讀取數(shù)據(jù)，閃存控制器110可讀取所述多個(gè)記憶細(xì)胞并且對(duì)數(shù)據(jù)進(jìn)行多次的解碼來(lái)取得軟位以成功地解碼所述數(shù)據(jù)。每次閃存控制器110讀取所述多個(gè)記憶細(xì)胞都需要傳送一讀取指令至閃存模塊120,且閃存模塊120需要一讀取忙碌時(shí)間來(lái)讀取符號(hào)位或軟位。因此，現(xiàn)有技術(shù)中的用于高密度存儲(chǔ)(諸如搭配三維NAND型閃存技術(shù)的四階細(xì)胞區(qū)塊)的讀取機(jī)制效率并不好。[0086]為了解決上述問(wèn)題，本發(fā)明的實(shí)施例公開(kāi)了一種讀取機(jī)制以及解碼方法來(lái)有效率地存取閃存模塊120。[0087]圖6為依據(jù)本發(fā)明一實(shí)施例的閃存芯片600的示意圖，其中閃存芯片600可以是圖1所示的閃存芯片122-1～122-N中的任一者。如圖6所示，閃存芯片600包括兩個(gè)存儲(chǔ)器數(shù)組610及620、感測(cè)放大器612、614、622及624、以及周邊電路632及634,其中存儲(chǔ)器數(shù)組610及620包括圖2所示的記憶細(xì)胞，感測(cè)放大器612、614、622及624是用來(lái)自存儲(chǔ)器數(shù)組610及620讀取數(shù)據(jù)，以及周邊電路632及634包括墊片(pad)、相關(guān)控制電路以及其它接口電路。[0088]圖7為依據(jù)本發(fā)明一第一實(shí)施例的感測(cè)放大器700的示意圖。在圖7中，感測(cè)放大器本實(shí)施例中，感測(cè)放大器700是用來(lái)讀取圖1所示的對(duì)應(yīng)于位線BL(1)與字線WL(1,Nz)的記憶細(xì)胞M(1,1,Nz)。當(dāng)記憶細(xì)胞M(1,1,Nz)將被讀取時(shí)，控制電路714是用來(lái)產(chǎn)生讀取電壓VR至圖1所示的記憶細(xì)胞M(1,1,Nz),而上方選擇器電路MBLS(1,1)以及其它記憶細(xì)胞M(1,1,1)～M(1,1,(Nz-1))被控制為導(dǎo)通。[0089]一并參考圖7以及圖8,圖8為依據(jù)本發(fā)明一實(shí)施例的感測(cè)放大器700的某些信號(hào)的時(shí)序圖。在感測(cè)放大器700的運(yùn)作中，讀取電壓VR一開(kāi)始等于零(即記憶細(xì)胞M(1,1,Nz)是被停用(disable)的),開(kāi)關(guān)SW1被控制以將位線BL(1)連接至電壓源712,而電壓源712開(kāi)始對(duì)電壓源712所提供的電壓Vpre。接著，于時(shí)間T1,開(kāi)關(guān)SW1被控制以將位線BL(1)連接至運(yùn)算放大器710的負(fù)端子，控制電路714開(kāi)始產(chǎn)生充當(dāng)讀取電壓VR的一斜坡信號(hào)至字線WL(1,Nz)以控制記憶細(xì)胞M(1,1,Nz),而控制電路714產(chǎn)生一致能信號(hào)CNT_EN以使得計(jì)數(shù)器716開(kāi)始工作并且在輸出信號(hào)Vout變?yōu)楦邥r(shí)提供遞增的計(jì)數(shù)值CNT。例如，假設(shè)記憶細(xì)胞M(1,1,Nz)存儲(chǔ)有對(duì)應(yīng)于狀態(tài)S8(其臨界電壓約為3V)的數(shù)據(jù)，當(dāng)讀取電壓VR開(kāi)始由OV升高至3V,由于讀取電壓VR不夠高而無(wú)法啟用(enable)記憶細(xì)胞M(1,1,Nz),電壓VBL維持在電壓Vpre,而由于電壓VBL/Vpre大于運(yùn)算放大器710的正端子上的參考電壓Vsen,運(yùn)算放大器710所產(chǎn)生的輸出信號(hào)Vout等于“0”。當(dāng)讀取電壓VR于時(shí)間T2大于記憶細(xì)胞M(1,1,Nz)的臨界電壓，記電壓VBL降低而變的低于參考電壓Vsen,輸出信號(hào)Vout變?yōu)椤?”以觸發(fā)計(jì)數(shù)器716輸出當(dāng)下的計(jì)數(shù)值CNT。在圖8所示的實(shí)施例中，若記憶細(xì)胞M(1,1,Nz)存儲(chǔ)有對(duì)應(yīng)于狀態(tài)S8的數(shù)據(jù)，[0090]在圖7以及圖8所示的實(shí)施例中，由于讀取電壓VR的斜率、放電時(shí)間以及電路延遲為已知，計(jì)數(shù)器716輸出的計(jì)數(shù)值CNT可確切地表示出記憶細(xì)胞M(1,1,Nz)的臨界電壓。另外，若計(jì)數(shù)器716為具有較大的分辨率的計(jì)數(shù)器諸如八位計(jì)數(shù)器(即計(jì)數(shù)器716所使用的頻率具有較高的頻率),計(jì)數(shù)值CNT能表示記憶細(xì)胞M(1,1,Nz)的符號(hào)位以及軟位。因此，相較于現(xiàn)有技術(shù)使用多次讀取運(yùn)作來(lái)取得符號(hào)位以及軟位，本發(fā)明的實(shí)施例能以一單一讀取指令得到符號(hào)位以及軟位，且讀取效率可大幅地改善。另外，由于計(jì)數(shù)器能表示記憶細(xì)胞M(1,1,Nz)的臨界電壓，即記憶細(xì)胞M(1,1,Nz)的狀態(tài)能被取得，因此，計(jì)數(shù)值CNT所載有的信息遠(yuǎn)多于現(xiàn)有技術(shù)所取得的符號(hào)位(即現(xiàn)有技術(shù)中的符號(hào)位無(wú)法確切地指出記憶細(xì)胞M(1,1,Nz)具有哪一個(gè)狀態(tài))。詳細(xì)來(lái)說(shuō)，若記憶細(xì)胞M(1,1,Nz)的頂端位將被模塊僅發(fā)送所述頂端位至閃存控制器。例如，若現(xiàn)有技術(shù)的閃存模塊將所述頂端位“1”(即符號(hào)位)輸出至閃存控制器，閃存控制器僅知道記憶細(xì)胞M(1,1,Nz)具有狀態(tài)S0～S4、S10~S11及S15中的其中一個(gè)，但閃存控制器無(wú)法確切地知道記憶細(xì)胞M(1,1,Nz)具有哪一個(gè)狀態(tài)。[0091]需注意的是，雖然圖8展示了使用所述斜坡信號(hào)來(lái)充當(dāng)讀取電壓VR,但本發(fā)明不限于此。在其它實(shí)施例中，控制電路714能將分別具有不同電壓位準(zhǔn)的讀取電壓VR施加于記憶細(xì)胞M(1,1,Nz)(即分別具有不同電壓位準(zhǔn)的讀取電壓VR可分別被視為多個(gè)讀取電壓),讀取電壓VR的每一電壓位準(zhǔn)均對(duì)應(yīng)至一計(jì)數(shù)值CNT,讀取電壓VR可具有任意其它合適的設(shè)計(jì)。在一實(shí)施例中，讀取電壓VR的電壓位準(zhǔn)的數(shù)量(或讀取電壓的數(shù)量)等于或大于記憶細(xì)胞M(1,1,Nz)的狀態(tài)的數(shù)量。來(lái)將所述計(jì)數(shù)值轉(zhuǎn)換為指出記憶細(xì)胞M(1,1,Nz)的臨界電壓或狀態(tài)的八位信息，其中四個(gè)位為最高有效位(mostsignificantbit,MSB),而其它四個(gè)位為最低有效位(least映射至八位信息(0,0,0,0,0,0,0,1)、計(jì)數(shù)值“3”映射至八位信息(0,0,0,0,0,0,1,0)…、1,1,1,1,1)。圖10為依據(jù)本發(fā)明一實(shí)施例的狀態(tài)S0～S15以及對(duì)應(yīng)的多個(gè)最高有效位與多[0093]在一實(shí)施例中，閃存模塊120能在僅接收到一個(gè)讀取指令的情形下便傳送最高有欲讀取一頁(yè)面(例如一邏輯頁(yè)面)中的數(shù)據(jù)，閃存控制器110傳送一讀取指令至閃存模塊120,并且閃存模塊120使用上述機(jī)制來(lái)讀取所述頁(yè)面的記憶細(xì)胞以產(chǎn)生最高有效位以及最低有效位給每一記憶細(xì)胞。假設(shè)所述頁(yè)面包括多個(gè)組塊(chunk)(例如六十四個(gè)組塊)且每一組塊為一編碼/解碼單元，閃存模塊120能將一第一組塊中的每一記憶細(xì)胞的最高有效高有效位依序地傳送至閃存控制器110以供后續(xù)去隨機(jī)化(de-randomize)運(yùn)作以及解碼運(yùn)的最高有效位就能成功地解碼數(shù)據(jù)，所述多個(gè)記憶