項(xiàng)目七：可編程邏輯器件實(shí)現(xiàn)四位加/減法器數(shù)字電子技術(shù)項(xiàng)目化教程項(xiàng)目概述半導(dǎo)體存儲(chǔ)器是當(dāng)今數(shù)字系統(tǒng)不可缺少的組成部分，用來(lái)存儲(chǔ)二進(jìn)制信息，可以存放各種數(shù)據(jù)、程序和復(fù)雜資料。根據(jù)內(nèi)部信息的存取方式的不同分為只讀存儲(chǔ)器和隨機(jī)存儲(chǔ)器兩大類?？删幊踢壿嬈骷≒LD）是20世紀(jì)70年代后期發(fā)展起來(lái)的一類大規(guī)模集成電路，是一種通用型半定制電路。用戶可以通過對(duì)PLD編程，方便地構(gòu)成一個(gè)個(gè)大型的、復(fù)雜的數(shù)字系統(tǒng)，降低了系統(tǒng)的價(jià)格和功耗、減少占用空間、增強(qiáng)了系統(tǒng)性能和可靠性。本項(xiàng)目就是介紹利用可編程邏輯器件實(shí)現(xiàn)四位加/減法器的方法。項(xiàng)目引導(dǎo)教學(xué)目的：1．認(rèn)識(shí)可編程邏輯器件。2．熟悉和掌握Multisim14軟件設(shè)計(jì)可編程邏輯器件的方法。3．在Multisim中用可編程邏輯器件的原理圖輸入法設(shè)計(jì)一個(gè)全加器。4．用第3步的全加器合成設(shè)計(jì)一個(gè)四位的加/減法器。5．會(huì)在Multisim中設(shè)計(jì)元件符號(hào)。6．掌握電路設(shè)計(jì)仿真設(shè)計(jì)和調(diào)試的方法。7．會(huì)輸出PLD電路的VHDL代碼。項(xiàng)目引導(dǎo)項(xiàng)目要求：1．工作任務(wù)：用可編程邏輯器件設(shè)計(jì)四位加/減法器，并進(jìn)行仿真調(diào)試。2．電路功能：當(dāng)輸入四位二進(jìn)制數(shù)A3-A0和B3-B0時(shí)，通過設(shè)置控制端Sign為0和1分別能實(shí)現(xiàn)四位二進(jìn)制數(shù)的加法和減法；輸出端S3-S0為和（加法）或者差（減法），輸出端Co為進(jìn)位（加法）或借位（減法）信號(hào)。項(xiàng)目引導(dǎo)參考電路：項(xiàng)目引導(dǎo)項(xiàng)目咨詢：工作任務(wù)學(xué)習(xí)目標(biāo)任務(wù)一認(rèn)識(shí)半導(dǎo)體存儲(chǔ)器1．了解只讀存儲(chǔ)器ROM的結(jié)構(gòu)、應(yīng)用及分類；2．了解隨機(jī)存取存儲(chǔ)器RAM的分類及結(jié)構(gòu)特點(diǎn)；3．理解存儲(chǔ)器的擴(kuò)展應(yīng)用方法。任務(wù)二認(rèn)識(shí)可編程邏輯器件1．掌握PLD的分類；2．了解PLD電路的基本結(jié)構(gòu)與表示方法；3．理解LDPLD電路的分類與特點(diǎn)；4．了解復(fù)雜可編程邏輯器件CPLD的特點(diǎn)與應(yīng)用；5．了解現(xiàn)場(chǎng)可編程門陣列FPGA的特點(diǎn)與應(yīng)用。任務(wù)三用可編程邏輯器件仿真設(shè)計(jì)全加器1．掌握可編程邏輯器件的開發(fā)與設(shè)計(jì)方法步驟；2．掌握用Multisim14設(shè)計(jì)基于FPGA的全加器電路的方法步驟；3．掌握通過Multisim14軟件仿真驗(yàn)證全加器電路功能的方法。只讀存儲(chǔ)器（ROM）屬于數(shù)據(jù)非易失性器件，在外加電源消失后，數(shù)據(jù)不會(huì)丟失，能長(zhǎng)期保存。ROM主要由地址譯碼器、存儲(chǔ)矩陣、輸出緩沖器三部分組成。數(shù)字系統(tǒng)中采用半導(dǎo)體存儲(chǔ)器記錄大量的二進(jìn)制信息，按照內(nèi)部信息的存取方式的不同分為只讀存儲(chǔ)器（ROM）和隨機(jī)存取存儲(chǔ)器（RAM）兩大類。7.1認(rèn)識(shí)半導(dǎo)體存儲(chǔ)器7.1.1只讀存儲(chǔ)器（ROM）1．ROM的結(jié)構(gòu)圖7-1ROM結(jié)構(gòu)框圖

從存儲(chǔ)器的角度看，只要將邏輯函數(shù)的真值表事先存入ROM，便可用ROM實(shí)現(xiàn)該函數(shù)。7.1認(rèn)識(shí)半導(dǎo)體存儲(chǔ)器7.1.1只讀存儲(chǔ)器（ROM）2．ROM在組合邏輯設(shè)計(jì)中的應(yīng)用

用ROM實(shí)現(xiàn)邏輯函數(shù)一般按以下步驟進(jìn)行：（1）根據(jù)邏輯函數(shù)的輸入、輸出變量數(shù)目，確定ROM的容量，選擇合適的ROM。（2）寫出邏輯函數(shù)的最小項(xiàng)表達(dá)式，畫出ROM的陣列圖。（3）根據(jù)陣列圖對(duì)ROM進(jìn)行編程。ROM的編程是指將信息存入ROM的過程。根據(jù)編程和擦除的方法不同，可分為掩模式ROM、可編程ROM（PROM）和可擦除可編程ROM（EPROM）三種類型。7.1認(rèn)識(shí)半導(dǎo)體存儲(chǔ)器7.1.1只讀存儲(chǔ)器（ROM）3．ROM的編程及分類

（1）掩模式ROM（固定ROM）

掩模ROM中存放的信息是由生產(chǎn)廠家采用掩模工藝專門為用戶制作的，這種ROM出廠時(shí)其內(nèi)部存儲(chǔ)的信息就已經(jīng)“固化”在里邊了，所以也稱固定ROM。它在使用時(shí)只能讀出，不能寫入，因此通常只用來(lái)存放固定數(shù)據(jù)、固定程序和函數(shù)表等。7.1認(rèn)識(shí)半導(dǎo)體存儲(chǔ)器7.1.1只讀存儲(chǔ)器（ROM）3．ROM的編程及分類

（2）可編程ROM（PROM）PROM屬于可編程邏輯器件PLD范疇，并且是最早研制成功的一種PLD器件。雖然PROM的基本用途是在微型計(jì)算機(jī)中存儲(chǔ)程序和數(shù)據(jù)，但也可以用作包括組合電路和時(shí)序電路在內(nèi)的邏輯電路。

（3）可擦除可編程ROM（EPROM）EPROM中的數(shù)據(jù)可以擦除重寫，在需要經(jīng)常修改ROM中內(nèi)容的場(chǎng)合是一種比較理想的器件。①紫外線擦除可編程只讀存儲(chǔ)器（EPROM）②電可擦除的可編程只讀存儲(chǔ)器（E2PROM）

③快閃存儲(chǔ)器（FlashMemory）7.1認(rèn)識(shí)半導(dǎo)體存儲(chǔ)器7.1.2隨機(jī)存取存儲(chǔ)器（RAM）

隨機(jī)存取存儲(chǔ)器（RAM），又稱讀寫存儲(chǔ)器，它能存儲(chǔ)數(shù)據(jù)、指令、中間結(jié)果等信息。在該存儲(chǔ)器中，任何一個(gè)存儲(chǔ)單元都能以隨機(jī)次序迅速地存入（寫入）信息或取出（讀出）信息。隨機(jī)存取存儲(chǔ)器具有記憶功能，但停電（斷電）后，所存信息（數(shù)據(jù)）會(huì)消失，不利于數(shù)據(jù)的長(zhǎng)期保存，所以多用于中間過程暫存信息。

根據(jù)存儲(chǔ)單元的工作原理不同，RAM分為靜態(tài)RAM和動(dòng)態(tài)RAM。7.1認(rèn)識(shí)半導(dǎo)體存儲(chǔ)器7.1.3存儲(chǔ)器的擴(kuò)展1．位數(shù)的擴(kuò)展

存儲(chǔ)器芯片的字長(zhǎng)多數(shù)為一位、四位、八位等。當(dāng)實(shí)際的存儲(chǔ)系統(tǒng)的字長(zhǎng)超過存儲(chǔ)器芯片的字長(zhǎng)時(shí)，需要進(jìn)行位擴(kuò)展。位擴(kuò)展可以利用芯片的并聯(lián)方式實(shí)現(xiàn)，圖7-13是用八片1024×1位的RAM擴(kuò)展為1024×8位RAM的存儲(chǔ)系統(tǒng)框圖。圖7-13RAM的位擴(kuò)展連接法7.1認(rèn)識(shí)半導(dǎo)體存儲(chǔ)器7.1.3存儲(chǔ)器的擴(kuò)展2．字?jǐn)?shù)的擴(kuò)展

字?jǐn)?shù)的擴(kuò)展可以利用外加譯碼器控制芯片的片選()輸入端來(lái)實(shí)現(xiàn)。圖7-14是用字?jǐn)U展方式將四片256×8位的RAM擴(kuò)展為1024×8位RAM的系統(tǒng)框圖。圖7-14RAM的字?jǐn)U展連接法7.2認(rèn)識(shí)可編程邏輯器件7.2.1低密度可編程邏輯器件（LDPLD）1．PLD電路的基本結(jié)構(gòu)與表示方法

（1）PLD電路的基本結(jié)構(gòu)

可編程邏輯器件的核心結(jié)構(gòu)是由與陣列和或陣列，再加上輸入緩沖電路和輸出電路四部分功能電路組成的。圖7-15PLD基本結(jié)構(gòu)框圖

可編程邏輯器件PLD按集成度可分為低密度PLD（LDPLD）和高密度PLD（HDPLD）兩類。7.2認(rèn)識(shí)可編程邏輯器件7.2.1低密度可編程邏輯器件（LDPLD）（2）PLD電路的表示方法①互補(bǔ)輸入緩沖電路②三態(tài)輸出緩沖電路1．PLD電路的基本結(jié)構(gòu)與表示方法7.2認(rèn)識(shí)可編程邏輯器件7.2.1低密度可編程邏輯器件（LDPLD）（2）PLD電路的表示方法1．PLD電路的基本結(jié)構(gòu)與表示方法③PLD與門④PLD或門7.2認(rèn)識(shí)可編程邏輯器件7.2.1低密度可編程邏輯器件（LDPLD）2．LDPLD電路的分類與特點(diǎn)圖7-22PROM結(jié)構(gòu)圖（1）PROM在前面提到的PROM實(shí)質(zhì)上是可編程邏輯器件，它包含一個(gè)固定連接的與陣列和一個(gè)可編程的或門陣列。7.2認(rèn)識(shí)可編程邏輯器件7.2.1低密度可編程邏輯器件（LDPLD）2．LDPLD電路的分類與特點(diǎn)圖7-23FPLA結(jié)構(gòu)圖

（2）現(xiàn)場(chǎng)可編程邏輯陣列FPLAFPLA是20世紀(jì)70年代中期在PROM基礎(chǔ)上發(fā)展起來(lái)的PLD，它的與陣列和或陣列均可編程。采用FPLA實(shí)現(xiàn)邏輯函數(shù)時(shí)只需要運(yùn)用化簡(jiǎn)后的與或式，由與陣列產(chǎn)生與項(xiàng)，再由或陣列完成與項(xiàng)相或的運(yùn)算后便得到輸出函數(shù)，F(xiàn)PLA結(jié)構(gòu)如圖7-23所示。7.2認(rèn)識(shí)可編程邏輯器件7.2.1低密度可編程邏輯器件（LDPLD）2．LDPLD電路的分類與特點(diǎn)圖7-24PAL基本門陣列結(jié)構(gòu)圖

（3）可編程陣列邏輯PAL

可編程陣列邏輯PAL也是與或陣列結(jié)構(gòu)，但僅與陣列可以編程，或陣列是固定的，其邏輯結(jié)構(gòu)圖如圖7-24所示。7.2認(rèn)識(shí)可編程邏輯器件7.2.1低密度可編程邏輯器件（LDPLD）2．LDPLD電路的分類與特點(diǎn)

（4）通用陣列邏輯GAL

可編程通用陣列邏輯器件GAL是Lattice公司于1985年首先推出的新型可編程邏輯器件。GAL是PAL的第二代產(chǎn)品，首次在PLD上采用了E2PROM工藝，使得GAL具有電可擦除重復(fù)編程的特點(diǎn)，徹底解決了熔絲型可編程器件的一次性可編程問題。按門陣列的可編程結(jié)構(gòu)，GAL可分成兩大類：一類是與PAL基本結(jié)構(gòu)相似的普通型GAL器件，其與門陣列是可編程的，或門陣列是固定連接的，如GAL16V8；另一類是與FPLA器件相類似的新一代GAL器件，其與門陣列及或門陣列都是可編程的，如GAL39V18。7.2認(rèn)識(shí)可編程邏輯器件7.2.2高密度可編程邏輯器件（HDPLD）1．復(fù)雜可編程邏輯器件（CPLD）圖7-25基于乘積項(xiàng)的CPLD內(nèi)部結(jié)構(gòu)7.2認(rèn)識(shí)可編程邏輯器件7.2.2高密度可編程邏輯器件（HDPLD）2．現(xiàn)場(chǎng)可編程門陣列（FPGA）圖7-26FPGA內(nèi)部結(jié)構(gòu)7.3用可編程邏輯器件仿真設(shè)計(jì)全加器7.3.1可編程邏輯器件的開發(fā)與設(shè)計(jì)PLD的開發(fā)是指利用開發(fā)系統(tǒng)的軟件和硬件對(duì)PLD進(jìn)行設(shè)計(jì)和編程的過程。圖7-27可編程邏輯器件的設(shè)計(jì)過程

基于電子設(shè)計(jì)自動(dòng)化（ElectronicsDesignAutomation，簡(jiǎn)稱EDA）技術(shù)的設(shè)計(jì)方法極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過程和設(shè)計(jì)觀念，成為現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的主流。本節(jié)介紹在Multisim仿真軟件中用圖形輸入法設(shè)計(jì)一個(gè)基于可編程邏輯器件的全加器電路，并對(duì)電路進(jìn)行仿真驗(yàn)證的方法。7.3用可編程邏輯器件仿真設(shè)計(jì)全加器7.3.2PLD仿真實(shí)現(xiàn)全加器電路

下面將詳細(xì)介紹用Multisim14設(shè)計(jì)基于FPGA的全加器電路的方法步驟。圖7-28新建設(shè)計(jì)對(duì)話框窗口1．新建PCD設(shè)計(jì)項(xiàng)目7.3用可編程邏輯器件仿真設(shè)計(jì)全加器7.3.2PLD仿真實(shí)現(xiàn)全加器電路

下面將詳細(xì)介紹用Multisim14設(shè)計(jì)基于FPGA的全加器電路的方法步驟。1．新建PCD設(shè)計(jì)項(xiàng)目（a）第1步：配置文件（b）第2步：設(shè)計(jì)名稱（c）第3步：配置電壓圖7-29新建PLD設(shè)計(jì)窗口7.3用可編程邏輯器件仿真設(shè)計(jì)全加器7.3.2PLD仿真實(shí)現(xiàn)全加器電路2．元件放置及布局圖7-30設(shè)計(jì)工具箱

圖7-31PLD工具欄圖7-32PLD元器件工具欄導(dǎo)出至PLDPLD拓?fù)錂z查PLD設(shè)置雙向連接器輸出連接器輸入連接器放置探針放置數(shù)字源放置生成器放置移位寄存器放置多路分配器放置多路選擇器放置比較器放置加法器放置計(jì)數(shù)器放置譯碼器放置編碼器放置觸發(fā)器放置鎖存器放置緩沖器放置邏輯門7.3用可編程邏輯器件仿真設(shè)計(jì)全加器7.3.2PLD仿真實(shí)現(xiàn)全加器電路2．元件放置及布局圖7-33選擇元件窗口7.3用可編程邏輯器件仿真設(shè)計(jì)全加器7.3.2PLD仿真實(shí)現(xiàn)全加器電路3．完成電路繪制。圖7-35全加器電路原理圖7.3用可編程邏輯器件仿真設(shè)計(jì)全加器7.3.3仿真驗(yàn)證PLD的全加器電路功能1．生成全加器元件符號(hào)

圖7-36全加器元件符號(hào)圖7-37全加器仿真電路的設(shè)計(jì)工具箱面板7.3用可編程邏輯器件仿真設(shè)計(jì)全加器7.3.3仿真驗(yàn)證PLD的全加器電路功能2．搭接仿真電路，運(yùn)行仿真

圖7-38全加器仿真驗(yàn)證電路圖7-39全加器仿真驗(yàn)證的邏輯變換儀面板項(xiàng)目實(shí)施：FPGA實(shí)現(xiàn)四位加減法器一、設(shè)計(jì)任務(wù)要求1．用Multisim14軟件設(shè)計(jì)基于FPGA的四位加減法器電路，每一位數(shù)據(jù)的計(jì)算采用本章7.3.2節(jié)的全加器PLD電路來(lái)實(shí)現(xiàn)。2．調(diào)用設(shè)計(jì)完成的四位加減法器電路，在Multisim軟件中仿真驗(yàn)證電路功能正確性。

圖7-38全加器仿真驗(yàn)證電路圖7-39全加器仿真驗(yàn)證的邏輯變換儀面板項(xiàng)目實(shí)施：FPGA實(shí)現(xiàn)四位加減法器二、四位加減法器的FPGA電路設(shè)計(jì)

圖7-43四位加減法