第七章數(shù)字集成電路及其應(yīng)用7.1.1概述1.模擬信號(hào)隨時(shí)間連續(xù)變化的信號(hào)正弦波信號(hào)t模擬信號(hào)數(shù)字信號(hào)一、電子電路中的電信號(hào)模擬電路7.1數(shù)字電路基礎(chǔ)2.數(shù)字信號(hào)時(shí)間和數(shù)值都是離散的

脈沖信號(hào):是一種躍變信號(hào)，并且持續(xù)時(shí)間短暫。矩形波t數(shù)字電路脈沖信號(hào)正脈沖：脈沖躍變后的值比初始值高負(fù)脈沖：脈沖躍變后的值比初始值低如：0+3V0-3V正脈沖0+3V0-3V負(fù)脈沖二、數(shù)制與編碼

常用的進(jìn)位計(jì)數(shù)制有十進(jìn)制(Decimal)、二進(jìn)制(Binary)、八進(jìn)制(Octal)、十六進(jìn)制(Hexadecimal)。十進(jìn)制D二進(jìn)制B八進(jìn)制O十六進(jìn)制H數(shù)碼0～90、10～70～9、ABCDEF基數(shù)R102816第i位的權(quán)值10i2i8i16i1.數(shù)制十進(jìn)制二進(jìn)制八進(jìn)制十六進(jìn)制00001111210228100010810101012A11101113B12110014C13110115D14111016E15111117F161000020101001100100144641000111110100017503E8數(shù)的表達(dá)方式：簡(jiǎn)寫(xiě):其中：n表示整數(shù)部分的位數(shù)；m表示小數(shù)部分的位數(shù)；R稱為基數(shù)，也稱為進(jìn)制或模（mod）；Ri為第i位數(shù)碼的位權(quán)值，簡(jiǎn)稱“權(quán)”；ai為數(shù)碼，是R個(gè)數(shù)碼（0,1,2,...,R-1）中的任一個(gè)。（101.01）2＝1×22＋0×21＋1×20＋0×2-1＋1×2-2（25.6）8＝2×81＋5×80＋6×8-1（12D.23）16＝1×162＋2×161＋13×160＋2×16-1＋3×16-2

用電路的兩個(gè)狀態(tài)---開(kāi)、關(guān)來(lái)表示二進(jìn)制數(shù)，數(shù)碼的存儲(chǔ)和傳輸簡(jiǎn)單、可靠。

位數(shù)較多，使用不便；不合人們的習(xí)慣，輸入時(shí)將十進(jìn)制轉(zhuǎn)換成二進(jìn)制，運(yùn)算結(jié)果輸出時(shí)再轉(zhuǎn)換成十進(jìn)制數(shù)。二進(jìn)制的優(yōu)缺點(diǎn)2.數(shù)制轉(zhuǎn)換（1）將R進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)（2）將十進(jìn)制數(shù)轉(zhuǎn)換為R進(jìn)制十進(jìn)制轉(zhuǎn)換為R進(jìn)制，需要將十進(jìn)制數(shù)的整數(shù)部分和小數(shù)部分分別進(jìn)行轉(zhuǎn)換。對(duì)于整數(shù)部分可以用除基數(shù)取余法，即整數(shù)部分逐次除以基數(shù)R，先得到的余數(shù)為低位，后得到的余數(shù)為高位——基數(shù)除法。對(duì)于小數(shù)部分可用乘基數(shù)R取整法，先得到的整數(shù)為高位，后得到整數(shù)的為低位——基數(shù)乘法。如（25.39）10轉(zhuǎn)換為二進(jìn)制：225

余1

a0122

余0

a162

余0

a232

余1

a312

余1

a40１）整數(shù)部分轉(zhuǎn)換連除基數(shù)取余法，逆序排列(25)10=a4a3a2a1a0=(11001)2２）小數(shù)部分乘基數(shù)取整法，順序排列將(0.39)10轉(zhuǎn)換為二進(jìn)制數(shù)0.39×2=0.78a-1=00.78×2=1.56a-2=10.56×2=1.12a-3=10.12×2=0.24a-4=00.24×2=0.48a-5=00.48×2=0.96a-6=00.96×2=1.92a-7=10.92×2=1.84a-8=1(0.39)10=(0.01100011)2

其精度達(dá)到2-8=0.4%（25.39）10=(11001.01100011)2（3）二進(jìn)制與八進(jìn)制、十六進(jìn)制之間的轉(zhuǎn)換（0010

1010

1001.0101

1110）2＝（2A9.5E）16(001

011

010

110

111.101

011

010)2=(13267.532)81）二進(jìn)制轉(zhuǎn)換為八進(jìn)制、十六進(jìn)制

轉(zhuǎn)換為八進(jìn)制：在小數(shù)點(diǎn)處，整數(shù)部分向左，小數(shù)部分向右，每3位一組，不夠3位補(bǔ)0，每組為一位八進(jìn)制數(shù)。轉(zhuǎn)換為十六進(jìn)制：每4位一組，每組為一位十六進(jìn)制數(shù)。2）八進(jìn)制、十六進(jìn)制轉(zhuǎn)換為二進(jìn)制八進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)：每位用相應(yīng)的3位二進(jìn)制數(shù)表示。十六進(jìn)制轉(zhuǎn)換為二進(jìn)制數(shù)：每位用相應(yīng)的4位二進(jìn)制數(shù)表示。（A3.3F）16=（1010

0011.0011

1111

）2（123.321）8=（001

010

011.011

010

001）2

用文字、符號(hào)或數(shù)碼來(lái)表示各個(gè)特定對(duì)象的過(guò)程，稱為編碼。

在數(shù)字電路中通常用二進(jìn)制數(shù)碼0和1構(gòu)成的代碼來(lái)表示各有關(guān)對(duì)象（如十進(jìn)制數(shù)、字符等）。電話號(hào)碼汽車(chē)牌號(hào)3.編碼自然二進(jìn)制編碼(簡(jiǎn)稱二進(jìn)制編碼）1位二進(jìn)制可以表示多少個(gè)“事物”？2個(gè)2位二進(jìn)制可以表示多少個(gè)“事物”？4個(gè)n位二進(jìn)制可以表示多少個(gè)“事物”？2n個(gè)代碼０１代碼０００１１０１１代碼０００…０１１１…１1位十進(jìn)制數(shù)至少需要多少位二進(jìn)制數(shù)來(lái)表示？4位二－十進(jìn)制編碼（BinaryCodedDecimal簡(jiǎn)稱BCD)用四位二進(jìn)制數(shù)表示0-9十個(gè)數(shù)碼。四位二進(jìn)制數(shù)最多可以有16種組合，因此0-9十個(gè)字符與這16種組合之間可以有多種情況，不同的對(duì)應(yīng)便形成了一種編碼。常用的BCD代碼十進(jìn)制數(shù)8421碼2421碼5421碼格雷碼余3碼余3循環(huán)碼0000000000000000000110010100010001000100010100011020010001000100011010101113001100110011001001100101401000100010001100111010050101101110000111100011006011011001001010110011101701111101101001001010111181000111010111100101111109100111111100110111001010

若要用BCD碼表示n位十進(jìn)制數(shù)，則需用n個(gè)BCD碼來(lái)表示，表示時(shí)代碼之間應(yīng)有間隔。例如用8421BCD碼和2421BCD碼表示(1689)10，可寫(xiě)為:

(1689)10=(0001011010001001)8421BCD(1689)10=(0001110011101111)2421BCD

反之，已知BCD碼，可直接寫(xiě)成十進(jìn)制數(shù)，如:(010101101000.1001)8421BCD=（568.9）10三、晶體管的開(kāi)關(guān)作用R1.二極管的開(kāi)關(guān)特性導(dǎo)通截止相當(dāng)于開(kāi)關(guān)斷開(kāi)相當(dāng)于開(kāi)關(guān)閉合S3V0VSRRD3V0V2.三極管的開(kāi)關(guān)特性飽和3VuO

0相當(dāng)于開(kāi)關(guān)閉合+UCCuiRBRCuOTuO+UCCRCEC3V相當(dāng)于開(kāi)關(guān)斷開(kāi)uO

UCCuO+UCCRCEC0V截止0V+UCCuiRBRCuOT7.1.2基本邏輯運(yùn)算和邏輯門(mén)

邏輯門(mén)電路是數(shù)字電路中最基本的邏輯元件。

所謂門(mén)就是一種開(kāi)關(guān)，它能按照一定的條件去控制信號(hào)的通過(guò)或不通過(guò)。門(mén)電路的輸入和輸出之間存在一定的邏輯關(guān)系(因果關(guān)系)，所以門(mén)電路又稱為邏輯門(mén)電路。

基本邏輯關(guān)系為“與”、“或”、“非”三種。1.“與”邏輯運(yùn)算和”與”門(mén)(AND,LOGICPRODUCT)220V+-設(shè)：開(kāi)關(guān)斷開(kāi)、燈不亮用邏輯“0”表示，開(kāi)關(guān)閉合、燈亮用邏輯“1”表示。邏輯表達(dá)式：F=A?B=AB

“與”邏輯關(guān)系是指當(dāng)決定某事件的條件全部具備時(shí)，該事件才發(fā)生。000101110100ABFBFA與邏輯真值表A000101110100ABF(邏輯狀態(tài)表)真值表

有“0”出“0”，

全“1”出“1”與門(mén)功能概括為：0000AA1與邏輯運(yùn)算規(guī)則?????????與門(mén)（ANDGATE）邏輯符號(hào)

&ABCFF=A?B?C&ABCFF=A?B?C?DD&ABF國(guó)際標(biāo)準(zhǔn)符號(hào)歐美流行符號(hào)FABFBA&ABF2.“或”邏輯運(yùn)算和”或”門(mén)(LOGICSUM，OR

)BF220VA+-

“或”邏輯關(guān)系是指當(dāng)決定某事件的條件之一具備時(shí)，該事件就發(fā)生。邏輯表達(dá)式：F=A+B或邏輯真值表000111110110ABF或邏輯真值表000111110110ABF有“1”出“1”，全“0”出“0”或門(mén)功能概括為：011A1A1A或門(mén)的邏輯符號(hào)

ABF歐美流行符號(hào)≥1ABF國(guó)際標(biāo)準(zhǔn)符號(hào)ABF根據(jù)輸入波形畫(huà)出輸出波形AB&ABF1>1ABF2F1F23.“非”邏輯運(yùn)算和“非門(mén)”(NEGATIVE，NOT)

“非”邏輯關(guān)系是否定或相反的意思。

邏輯表達(dá)式：F=A真值表101AF0F220VA+-R

“非”邏輯關(guān)系是指決定某事件的條件只有一個(gè)，當(dāng)條件具備時(shí)事件不發(fā)生，而條件不具備時(shí)事件發(fā)生。真值表101AF0進(jìn)“1”出“0”，進(jìn)“0”出“1”非門(mén)功能概括為：10A10非邏輯運(yùn)算規(guī)則

國(guó)標(biāo)標(biāo)準(zhǔn)符號(hào)FA1

AF歐美流行符號(hào)非門(mén)邏輯符號(hào)

4.復(fù)合邏輯運(yùn)算和復(fù)合門(mén)“與”、“或”、“非”是三種基本的邏輯關(guān)系，任何其它的邏輯關(guān)系都可以以它們?yōu)榛A(chǔ)表示。最常見(jiàn)的復(fù)合邏輯運(yùn)算有：與非運(yùn)算、或非運(yùn)算、異或運(yùn)算、同或運(yùn)算。有“0”出“1”，全“1”出“0”“與”門(mén)AB&F&AB“與非”門(mén)邏輯表達(dá)式：F=AB1F“非”門(mén)（1）“與非”

邏輯和與非門(mén)(NAND)1101“與非”門(mén)真值表00011101ABF“或”門(mén)AB≥11F“非”門(mén)（2）“或非”

邏輯和或非門(mén)(NOR)有“1”出“0”，全“0”出“1”F=A+B邏輯表達(dá)式：“或非”門(mén)FAB≥10001“或非”門(mén)真值表00011101ABF（3）“異或”門(mén)電路（ExclusiveOR，XOR)異或運(yùn)算：輸入變量相異時(shí)輸出為１；相同時(shí)輸出為０。ABF000011101110異或真值表邏輯表達(dá)式：F=A⊕B=FAB))異或門(mén)邏輯符號(hào)：=1ABFABF0000111011100110AA10異或邏輯的運(yùn)算規(guī)則異或真值表偶數(shù)個(gè)1“相異或”，結(jié)果為？奇數(shù)個(gè)1“相異或”，結(jié)果為？思考：01（4）“同或”門(mén)電路(XNOR)同或運(yùn)算：輸入變量相同時(shí)輸出為１；相異時(shí)輸出為０。ABF001010100111同或真值表邏輯表達(dá)式：F=A⊙B

同或門(mén)邏輯符號(hào)：FAB

))=1ABFABF001010100111同或真值表同或邏輯的運(yùn)算規(guī)則0⊙0=0⊙1=1⊙0=1⊙1=100110AA⊙0=A⊙1=A⊙A=A⊙A=相同為“0”不同為“1”異或門(mén)異或關(guān)系=1ABFF=A

B相同為“1”不同為“0”同或門(mén)同或關(guān)系F=A·B＋A·B=A

B=1ABFABF000011101110ABF001010100111對(duì)于兩個(gè)變量來(lái)說(shuō)，異或和同或互為反函數(shù)。?A⊙B

A⊙B

=

A⊙B⊙C

=

A⊙B⊙C7.1.3邏輯代數(shù)基本運(yùn)算規(guī)則和基本定律

邏輯代數(shù)（又稱布爾代數(shù)，1847年英國(guó)數(shù)學(xué)家喬治·布爾首先系統(tǒng)論述，20世紀(jì)初期形成“布爾代數(shù)”），它是分析設(shè)計(jì)邏輯電路的數(shù)學(xué)工具。雖然它和普通代數(shù)一樣也用字母表示變量，但變量的取值只有“0”，“1”兩種，分別稱為邏輯“0”和邏輯“1”。這里“0”和“1”并不表示數(shù)量的大小，而是表示兩種相互對(duì)立的邏輯狀態(tài)。

邏輯代數(shù)所表示的是邏輯關(guān)系，而不是數(shù)量關(guān)系。這是它與普通代數(shù)的本質(zhì)區(qū)別。從三種基本的邏輯關(guān)系，我們可以得到以下結(jié)論：

???1.邏輯代數(shù)運(yùn)算法則（常量與變量的關(guān)系）0-1律重疊律非非律(還原律)互補(bǔ)律2.邏輯代數(shù)的基本定律（1）交換律證:（2）結(jié)合律（3）分配律A+1=1

AA=A證明：證明：運(yùn)用分配律（4）吸收律(Ⅰ)

(Ⅱ)(Ⅲ)（5）反演律（De·Morgan）110011111100列真值表證明：AB00011011111001000000反演規(guī)則：將F中的“·”變成“+”，“+”變成“·”，“0”變成“1”，“1”變成“0”，原變量變成反變量，反變量變成原變量，保持原來(lái)的運(yùn)算優(yōu)先級(jí)，則得到F的反函數(shù)。（6）冗余定律：亦稱多余項(xiàng)定理【證】能否將AB=AC，A+B=A+C，A+AB=A+AC這三個(gè)邏輯式化簡(jiǎn)為B=C？分析：設(shè)A=０，即使B≠C，AB=AC也成立在邏輯代數(shù)中，不存在除法、減法、移項(xiàng)運(yùn)算。7.1.4邏輯函數(shù)的代數(shù)法化簡(jiǎn)與變換一、邏輯函數(shù)的表達(dá)形式及其轉(zhuǎn)換

邏輯函數(shù)―輸入與輸出之間是一種確定的函數(shù)關(guān)系；即當(dāng)輸入變量的取值確定之后，輸出變量的取值隨之確定。邏輯函數(shù)的一般定義：

設(shè)某一邏輯電路的輸入邏輯變量為A1、A2、…、An，輸出邏輯變量為F，如圖所示。如果當(dāng)A1、A2、…、An的值確定后，F(xiàn)的值就唯一的被確定下來(lái)，則F被稱為A1、A2、…、An的邏輯函數(shù)，記為邏輯電路A1A2An…F

邏輯函數(shù)有5種表示方法：真值表、邏輯表達(dá)式、邏輯圖、波形圖和卡諾圖。只要知道其中一種表示形式，就可轉(zhuǎn)換為其它幾種表示形式。

（1）定義簡(jiǎn)稱狀態(tài)表或真值表。將全部自變量的所有取值組合與其相應(yīng)的邏輯函數(shù)值列成表格。

1.真值表(TruthTable)：邏輯狀態(tài)真值表（2）真值表列寫(xiě)方法

每一個(gè)變量均有0、1兩種取值，n個(gè)變量共有2n種不同的取值，將這2n種不同的取值按順序（一般按二進(jìn)制遞增規(guī)律）排列起來(lái)，同時(shí)在相應(yīng)位置上填入函數(shù)的值，便可得到邏輯函數(shù)的真值表。例如：當(dāng)兩個(gè)輸入變量A、B相異時(shí)輸出F為１；相同時(shí)輸出F為０。寫(xiě)出真值表如下：ABF0001101101102.邏輯表達(dá)式(LogicExpression)由邏輯變量和與、或、非等運(yùn)算符連接起來(lái)所構(gòu)成的式子。（1）定義①常采用與或表達(dá)式的形式，如AB+CD；②在真值表中選出使函數(shù)值為1的變量組合；③變量值為1的寫(xiě)成原變量，為0的寫(xiě)成反變量，得到其值為1的乘積項(xiàng)組合；④將乘積項(xiàng)相加（邏輯或）得到“與或”邏輯函數(shù)式。(2)表達(dá)式列寫(xiě)方法例:根據(jù)真值表寫(xiě)出函數(shù)的邏輯表達(dá)式。3.邏輯圖(LogicDiagram

)

由表示邏輯運(yùn)算的邏輯符號(hào)和連線來(lái)實(shí)現(xiàn)邏輯函數(shù)功能的邏輯電路圖稱為邏輯圖?？梢缘玫竭壿嫳磉_(dá)式:

定義：由輸入變量的所有可能取值組合的高、低電平及其對(duì)應(yīng)的輸出函數(shù)值的高、低電平所構(gòu)成的圖形。4.波形圖(waveform)A000011110B001100110F000100110010101010C根據(jù)輸入波形畫(huà)出輸出波形AB&ABF1>1ABF2F1F2與或表達(dá)式或與表達(dá)式與非與非表達(dá)式常用的邏輯函數(shù)的表達(dá)形式

這些表達(dá)式反映的是同一邏輯關(guān)系，可以用若干門(mén)電路的組合來(lái)實(shí)現(xiàn)。在用門(mén)電路實(shí)現(xiàn)其邏輯關(guān)系時(shí)，究竟使用哪種表達(dá)式，要看使用哪種門(mén)電路。AB1&&≥1FACAC1&≥1FAB≥11B&&&FAC&A二、邏輯函數(shù)的公式法化簡(jiǎn)最簡(jiǎn)的函數(shù)表達(dá)式的標(biāo)準(zhǔn)：表達(dá)式中所含項(xiàng)數(shù)量最少；每項(xiàng)中所含變量個(gè)數(shù)最少。

利用邏輯代數(shù)基本運(yùn)算規(guī)則和基本定律對(duì)邏輯函數(shù)進(jìn)行化簡(jiǎn)和變換。（1）并項(xiàng)法（2）配項(xiàng)法?冗余定律（1）并項(xiàng)法（2）配項(xiàng)法?冗余定律（3）吸收法吸收A+AB=A例：化簡(jiǎn)例：化簡(jiǎn)例：化簡(jiǎn)反演律冗余定律冗余定律冗余定律例：化簡(jiǎn)第七章數(shù)字集成電路及其應(yīng)用中國(guó)石油大學(xué)（華東）控制科學(xué)與工程學(xué)院7.2集成邏輯門(mén)電路及其應(yīng)用

與分立元件相比，集成邏輯門(mén)具有速度快、可靠性高和微型化等優(yōu)點(diǎn)，目前分立元件電路已被集成電路替代。在實(shí)際應(yīng)用中，廣泛使用的是TTL和CMOS集成電路。TTL與非門(mén)電路三態(tài)門(mén)使用集成門(mén)注意事項(xiàng)7.2.1TTL門(mén)電路(Transistor-Transistor-Logic)+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC1.TTL與非門(mén)F&ABC

集成電路對(duì)使用者來(lái)說(shuō)是極為方便的，特別是中、大規(guī)模集成電路，使用者可以不必了解內(nèi)部結(jié)構(gòu)和工作原理，只要從手冊(cè)中查出該電路的真值表、引腳功能圖和電參數(shù)就能合理的使用該集成電路。UCCGND141312111098123456774LS00&&&&TTL與非門(mén)的主要參數(shù)F&ABC(1)電壓傳輸特性（2）輸出高電平UOH(3.6V,UOH(min)=2.4V),

輸出低電平UOL(0.3V,UOL(max)=0.4V)（3）輸入高電平UIH(3.6V,

UIH(min)=1.8V:Uon),

輸入低電平UIL(0.3V,

UIL(max)=0.8V:Uoff)（4）抗干擾容限（5）扇出系數(shù)（6）工作速度(平均傳輸延遲時(shí)間)看書(shū)P213~215

0高阻0

0

1

1

0

1

11

1

0

111

1

10

表示任意態(tài)

邏輯狀態(tài)表ABEF三態(tài)與非門(mén)邏輯符號(hào)&FEBAEN3.三態(tài)門(mén)(Tri-StateGate)2.集電極開(kāi)路的與非門(mén)（OC門(mén)）略輸出高阻功能表&FEBA邏輯符號(hào)EN表示低電平有效輸出高阻功能表1

高阻0

0

0

1

0

1

01

1

0

011

1

00

表示任意態(tài)

邏輯狀態(tài)表ABEF三態(tài)門(mén)應(yīng)用：（1）可實(shí)現(xiàn)用一條總線分時(shí)輪流傳送多路信號(hào);“1”“0”“0”總線&A1B1E1&A2B2E2&A3B3E3A1

B1（2）可實(shí)現(xiàn)數(shù)據(jù)的雙向傳輸?？偩€&A0&EENENFPQE=1高阻態(tài)總線&A0&EENENFPQE=0高阻態(tài)7.2.2CMOS門(mén)電路（了解）

CMOS電路的特點(diǎn)１、靜態(tài)功耗小;２、電源電壓范圍寬（318V）;5、集成度高，宜于實(shí)現(xiàn)大規(guī)模集成。

3、抗干擾能力強(qiáng);4、扇出系數(shù)大;50CMOS為ComplementaryMetalOxideSemiconductor(互補(bǔ)對(duì)稱金屬氧化物半導(dǎo)體)的簡(jiǎn)稱。但是CMOS電路的延遲時(shí)間較大，所以工作速度低于TTL門(mén)電路。高速CMOS電路HCMOS的工作速度接近于LSTTL電路的工作速度。在功能方面，CMOS門(mén)電路與TTL門(mén)電路是相同的。CMOS與TTL兩大類(lèi)門(mén)混合使用時(shí)，必須采用適當(dāng)?shù)慕涌诩夹g(shù)。當(dāng)CMOS電路的電源電壓為5V時(shí)，它可以與低功耗TTL電路直接兼容。

7.2.3使用集成門(mén)注意事項(xiàng)1）74系列：標(biāo)準(zhǔn)TTL系列，PCC=10mW，tPd=9ns2）74L系列：低功耗系列，PCC=1mW，tPd=33ns3）74H系列：高速系列，PCC=22mW，tPd=6ns4）74S系列：肖特基系列，PCC=109mW，tPd=3ns5）74LS系列：低功耗肖特基系列，PCC=2mW，tPd=9ns74系列開(kāi)頭的是民用產(chǎn)品，54系列開(kāi)頭的是軍用產(chǎn)品。1.TTL產(chǎn)品系列電源電壓有：額定電源電壓和極限電源電壓額定電源電壓指正常工作時(shí)電源電壓的允許大?。篢TL電路為5±5％（54系列為5±10％）；CMOS電路為3～15V（4000B系列為3～18V）。極限電源電壓指超過(guò)該電源電壓器件將永久損壞：TTL電路為7V；4000系列CMOS電路為18V。2.電源要求：

輸入高電平電壓應(yīng)大于UIHmin而小于電源電壓；輸入低電平應(yīng)大于0而小于UILmax,輸入電平小于0或大于電源電壓將有可能損壞集成電路。

除OC門(mén)和三態(tài)門(mén)外普通門(mén)電路輸出不能并聯(lián)；否則可能燒壞器件。門(mén)電路輸出帶同類(lèi)門(mén)的個(gè)數(shù)不得超過(guò)扇出系數(shù)，否則可能造成狀態(tài)不穩(wěn)定；在高速時(shí)帶負(fù)載數(shù)盡可能少。3.輸入電壓要求：4.輸出負(fù)載要求：

與非門(mén)的多余輸入端應(yīng)接高電平，或非門(mén)的多余輸入端應(yīng)接低電平，以保證正常的邏輯功能。1)與非門(mén)的不用輸入端的處理AB&懸空AB&AB&＋VCC5.多余輸入端的處理2)或非門(mén)的不用輸入端的處理≥1AB≥1AB第七章數(shù)字集成電路及其應(yīng)用中國(guó)石油大學(xué)（華東）控制科學(xué)與工程學(xué)院7.3組合邏輯電路

在數(shù)字系統(tǒng)中，可將邏輯電路按邏輯功能劃分為組合邏輯電路和時(shí)序邏輯電路兩大類(lèi)。組合邏輯電路（CombinationalLogicCircuit）是指該電路在任一時(shí)刻的輸出穩(wěn)定狀態(tài)，僅取決于該時(shí)刻的輸入信號(hào)，而與輸入信號(hào)作用之前電路所處的狀態(tài)無(wú)關(guān)。從電路結(jié)構(gòu)上看，組合邏輯電路僅由門(mén)電路組成，電路中無(wú)記憶元件，輸入與輸出之間無(wú)反饋。7.3組合邏輯電路

組合邏輯電路x1x2xmZ1Z2Zn……Z=F(X)組合邏輯電路的分析組合邏輯電路的設(shè)計(jì)常用中規(guī)模組合邏輯電路及其應(yīng)用主要內(nèi)容：7.3組合邏輯電路7.3.1組合邏輯電路的分析(1)由邏輯圖寫(xiě)出輸出端的邏輯表達(dá)式；(2)運(yùn)用邏輯代數(shù)化簡(jiǎn)或變換；(3)列出邏輯真值表；(4)分析邏輯功能。1.分析步驟：已知邏輯電路確定邏輯功能7.3組合邏輯電路2.分析舉例例：分析圖中所示電路的邏輯功能。AB&&&&F

（1）由輸入變量A、B開(kāi)始，按順序?qū)懗龈鬟壿嬮T(mén)的輸出，可以得到該電路的邏輯表達(dá)式;解：7.3組合邏輯電路7.3組合邏輯電路（2）運(yùn)用邏輯代數(shù)基本定律進(jìn)行化簡(jiǎn)或變換;（3）根據(jù)表達(dá)式列出真值表;ABF000011011110（4）說(shuō)明電路的邏輯功能。當(dāng)A、B相異時(shí)，輸出為1

，相同時(shí)，輸出為0。是異或邏輯關(guān)系。例:分析圖中所示電路的邏輯功能。AB&&F&11解：（1）根據(jù)已知邏輯電路圖寫(xiě)出邏輯表達(dá)式；7.3組合邏輯電路（2）運(yùn)用邏輯代數(shù)基本定律進(jìn)行化簡(jiǎn)或變換；（3）根據(jù)表達(dá)式列出真值表；ABF001011011001（4）說(shuō)明電路的邏輯功能。當(dāng)A、B相同時(shí)，輸出為1，相異時(shí)，輸出為0。是同或邏輯關(guān)系。7.3組合邏輯電路例：分析如圖所示的組合邏輯電路。解：（1）寫(xiě)出輸出函數(shù)F的邏輯表達(dá)式；AF1BF1CF1F≥1

C&&

ABC&&BAF17.3組合邏輯電路（2）函數(shù)式化簡(jiǎn)；（3）列寫(xiě)真值表；00001111ABCF0011001101010101000000117.3組合邏輯電路00001111ABCF001100110101010100000011

由真值表可知，只有當(dāng)輸入變量A、B、C相同時(shí)，即全為0或全為1時(shí)，輸出才為1。輸入變量不一致時(shí)輸出為0。故可用這個(gè)電路來(lái)判別輸入信號(hào)是否一致，一般稱為“一致電路”。（4）說(shuō)明功能。7.3組合邏輯電路

通過(guò)分析可見(jiàn)，原來(lái)電路用5個(gè)門(mén)實(shí)現(xiàn)，經(jīng)化簡(jiǎn)后可用3個(gè)門(mén)實(shí)現(xiàn)。

F≥1ABC&≥1

7.3組合邏輯電路7.3.2組合邏輯電路的設(shè)計(jì)根據(jù)邏輯功能要求邏輯電路設(shè)計(jì)

實(shí)現(xiàn)組合邏輯電路設(shè)計(jì)時(shí)，基于選用器件的不同，有著不同的設(shè)計(jì)方法，一般的設(shè)計(jì)方法有：2)用中規(guī)模集成電路（MSI）功能模塊實(shí)現(xiàn)組合邏輯電路；3)

用大規(guī)模集成電路，即編程邏輯器件PLD，用編程軟件來(lái)實(shí)現(xiàn)組合邏輯設(shè)計(jì)。1)用小規(guī)模集成電路（SSI），即集成門(mén)電路，采用數(shù)字設(shè)計(jì)的經(jīng)典方法來(lái)設(shè)計(jì)組合邏輯電路；7.3組合邏輯電路(1)由邏輯要求，列出真值表；(2)由真值表寫(xiě)出邏輯表達(dá)式；(3)化簡(jiǎn)和變換邏輯表達(dá)式；(4)畫(huà)出邏輯電路圖。

用小規(guī)模集成電路（SSI），即集成門(mén)電路的設(shè)計(jì)步驟為：7.3組合邏輯電路例:

某工廠有A、B、C三個(gè)車(chē)間和一個(gè)自備電站，站內(nèi)有兩臺(tái)發(fā)電機(jī)G1和G2，G1的容量是G2的兩倍。如果一個(gè)車(chē)間開(kāi)工，只需G2運(yùn)行即可滿足要求；如果兩個(gè)車(chē)間開(kāi)工，只需G1運(yùn)行；如果三個(gè)車(chē)間同時(shí)開(kāi)工，則G1和G2均需運(yùn)行。試畫(huà)出控制G1和G2運(yùn)行的邏輯圖。

設(shè)：A、B、C分別表示三個(gè)車(chē)間的開(kāi)工狀態(tài)：

開(kāi)工為“1”，不開(kāi)工為“0”；

G1和

G2運(yùn)行為“1”，不運(yùn)行為“0”。(1)根據(jù)邏輯要求列真值表首先假設(shè)邏輯變量取“0”、“1”的含義。7.3組合邏輯電路

邏輯要求：如果一個(gè)車(chē)間開(kāi)工，只需G2運(yùn)行即可滿足要求；如果兩個(gè)車(chē)間開(kāi)工，只需G1運(yùn)行；如果三個(gè)車(chē)間同時(shí)開(kāi)工，則G1和G2均需運(yùn)行。開(kāi)工“1”不開(kāi)工“0”運(yùn)行“1”不運(yùn)行“0”101001010011100110111000ABC

G1G200010111011010017.3組合邏輯電路(2)由狀態(tài)表寫(xiě)出邏輯表達(dá)式；(3)化簡(jiǎn)邏輯式；1）在真值表上找出輸出為1的行；2）將這一行中所有自變量寫(xiě)成乘積項(xiàng)，當(dāng)變量的真值為“1”時(shí)寫(xiě)為原變量，當(dāng)變量的真值為“0”時(shí)寫(xiě)為原變量的反變量；3）將所有乘積項(xiàng)邏輯加，便得到邏輯函數(shù)表達(dá)式。101001010011100110111000ABC

G1G200010111011010017.3組合邏輯電路(4)用“與非”門(mén)構(gòu)成邏輯電路。7.3組合邏輯電路例：設(shè)計(jì)三人表決電路（A、B、C）。每人一個(gè)按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時(shí)指示燈亮，否則不亮。

A、B、C分別表示三人按鍵的狀態(tài)，鍵按下為“1”，不按為“0”。

F表示指示燈的亮滅，燈亮為“1”，不亮為“0”。

兩個(gè)人（包括兩個(gè)人）以上同意，指示燈亮。(1)根據(jù)邏輯要求列真值表；101001010011100110111000ABC

F

000101117.3組合邏輯電路(2)由狀態(tài)表寫(xiě)出邏輯表達(dá)式；(3)

化簡(jiǎn)邏輯表達(dá)式；(4)用與非門(mén)實(shí)現(xiàn)邏輯函數(shù)；7.3組合邏輯電路101001010011100110111000ABC

F

00010111&&&&ABCF(5)畫(huà)電路圖。7.3組合邏輯電路7.3.3常用中規(guī)模組合邏輯電路及其應(yīng)用數(shù)據(jù)選擇器加法器編碼器譯碼器7.3組合邏輯電路1.數(shù)據(jù)選擇器

在數(shù)字電路中，當(dāng)需要進(jìn)行遠(yuǎn)距離多路數(shù)字傳輸時(shí)，為了減少傳輸線的數(shù)目，發(fā)送端常通過(guò)一條公共傳輸線，其原理如圖所示。使能端數(shù)據(jù)選擇器數(shù)據(jù)分配器發(fā)送端接收端IYD0D1D2D3SA1A0傳輸線A0A1D0D1D2D3S數(shù)據(jù)選擇控制數(shù)據(jù)分配控制7.3組合邏輯電路（1）四選一數(shù)據(jù)選擇器

常用的MSI數(shù)據(jù)選擇器(Multiplexer,簡(jiǎn)稱MUX)有四選一數(shù)據(jù)選擇器、八選一數(shù)據(jù)選擇器。輸入數(shù)據(jù)輸出數(shù)據(jù)使能端D0D1D2D3WEA1A0選擇控制端7.3組合邏輯電路四選一MUX的功能表使能選通輸出EA0A1W10000001100110D3D2D1D0

ED0D1D2D3A0A1WMUX四選一MUX邏輯符號(hào)7.3組合邏輯電路4選1數(shù)據(jù)選擇器輸出邏輯函數(shù)7.3組合邏輯電路●●&&&&≥1WD01○D1D2D3●●●●●1○1○●●EA1A074LS153邏輯電路圖（2）八選一數(shù)據(jù)選擇器EWMUXA2A1A0D0D1D2D3D4D5D6D7邏輯符號(hào)7.3組合邏輯電路101001010011100110111000D0D1D2D3D4D5D6D7×××0100000000功能表E

A2

A1A0W

E=1時(shí)，選擇器禁止工作，W=0；

E=0時(shí)，選擇器工作。7.3組合邏輯電路101001010011100110111000D0D1D2D3D4D5D6D7×××0100000000功能表E

A2

A1A0W（3）數(shù)據(jù)選擇器的應(yīng)用１）對(duì)多路數(shù)據(jù)進(jìn)行選擇；２）實(shí)現(xiàn)邏輯函數(shù)，設(shè)計(jì)組合邏輯電路。7.3組合邏輯電路例：用四選一數(shù)據(jù)選擇器，實(shí)現(xiàn)函數(shù)解：將F與Y比較，令A(yù)1＝A，A0＝B，Y＝F，（1）寫(xiě)出４選１數(shù)據(jù)選擇器的輸出函數(shù)等式左右相等，可推出:D1=D2=1

D0=D3=0（2）接線圖7.3組合邏輯電路ED0D1D2D3A0A1WMUXF0110AB用８選１數(shù)據(jù)選擇器實(shí)現(xiàn)（1）寫(xiě)出８選１數(shù)據(jù)選擇器的輸出函數(shù)（2）將F轉(zhuǎn)換為與或表達(dá)式將F與Y比較，令A(yù)2=A，A1=B，A0=C，F(xiàn)=Y例：分別用8選１數(shù)據(jù)選擇器和4選１數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)F=A⊕B⊕C。解：7.3組合邏輯電路D1=D2=D4=D7=1

D0=D3=D5=D6=0（3）接線圖等式左右相等，可推出7.3組合邏輯電路EWMUXA2A1A0D0D1D2D3D4D5D6D701101001ABCF用４選１數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)F=A⊕B⊕C（1）寫(xiě)出４選１數(shù)據(jù)選擇器的輸出函數(shù)（2）將F轉(zhuǎn)換為與或表達(dá)式將F與Y

比較，令A(yù)1=A，A0=B，F(xiàn)=Y7.3組合邏輯電路(３)接線圖等式左右兩邊相等得:7.3組合邏輯電路ED0D1D2D3A0A1WMUXFABCCCC用MUX實(shí)現(xiàn)邏輯函數(shù)步驟總結(jié)：(1)首先將要實(shí)現(xiàn)的邏輯函數(shù)轉(zhuǎn)換成與或表達(dá)式；(2)寫(xiě)出所給MUX的輸出函數(shù)表達(dá)式；(3)將要實(shí)現(xiàn)的函數(shù)中的變量按次序接入選通端，

并將此變量代入MUX的輸出函數(shù)表達(dá)式后，與

要實(shí)現(xiàn)的邏輯函數(shù)相對(duì)照，便可得出結(jié)果。設(shè)計(jì)時(shí)采用函數(shù)式比較法。7.3組合邏輯電路2.編碼器

在數(shù)字系統(tǒng)中為了區(qū)分一系列不同的事物，總是將每個(gè)事物用二進(jìn)制代碼表示，這種用二進(jìn)制代碼表示某種信息的過(guò)程稱為編碼。

實(shí)現(xiàn)編碼功能的電路稱為編碼器。編碼器的邏輯功能：把輸入的高、低電平信號(hào)編成一個(gè)對(duì)應(yīng)的二進(jìn)制代碼。若有n個(gè)信號(hào)，設(shè)需要m位二進(jìn)制代碼，應(yīng)滿足：n≤2m(1)概述7.3組合邏輯電路編碼器功能示意圖高低電平二進(jìn)制代碼n個(gè)信號(hào)m位二進(jìn)制代碼滿足條件：n≤2m普通優(yōu)先二進(jìn)制二－十進(jìn)制

n個(gè)輸入中，每次只能對(duì)一個(gè)信號(hào)進(jìn)行編碼，同一時(shí)刻不允許兩個(gè)信號(hào)同時(shí)出現(xiàn)。7.3組合邏輯電路zm-1x0x1xn-1z0z1編碼器······(2)普通編碼器

要把A、B、C、D共4個(gè)信號(hào)編成對(duì)應(yīng)的二進(jìn)制代碼輸出，根據(jù)組合邏輯電路的設(shè)計(jì)步驟和編碼器的特點(diǎn)，試設(shè)計(jì)一個(gè)普通二進(jìn)制編碼器。1)根據(jù)要求列出真值表；2)由真值表寫(xiě)邏輯函數(shù)表達(dá)式；3)根據(jù)表達(dá)式畫(huà)電路圖。7.3組合邏輯電路10000100001000011)根據(jù)要求列出真值表ABCDY1Y000011011輸入輸出輸入變量用A,B,C,D表示“1”表示有信號(hào)輸入,“0”表示無(wú)信號(hào)輸入;輸出變量用Y1,Y0表示。7.3組合邏輯電路2）根據(jù)真值表寫(xiě)出每位的邏輯函數(shù)表達(dá)式BD+DC+Y1=Y0=Y1

≥1Y0

≥1

ABCD+5V+5V+5V+5V7.3組合邏輯電路3）電路圖1000010000100001ABCDY1Y000011011輸入輸出二-十進(jìn)制編碼器十個(gè)輸入需要幾位輸出？四位輸入：I0

I9輸出：Y0

Y3列出狀態(tài)表如下：8421編碼將十個(gè)狀態(tài)（對(duì)應(yīng)于十進(jìn)制的十個(gè)數(shù)碼）編制成BCD碼。7.3組合邏輯電路輸入變量用I0-I9表示,“1”表示有信號(hào)輸入,“0”表示無(wú)信號(hào)輸入;輸出變量用Y0-Y3表示;輸入高電平有效

1000000000000000010010I0I1I2I3I4I5I6I7I8I9Y3Y2Y1Y000110100010101100111100010010100000000001000000000010000000000100000000001000000000010000000000100000000001000000000017.3組合邏輯電路

輸入輸出

輸入變量用“0”表示有信號(hào)輸入,“1”表示無(wú)信號(hào)輸入;輸出變量用BCD反碼表示;輸入低電平有效11111111101111111101111111101111111101111111101111111101111111101111111101111111011001111000輸入輸出I0I1I2I3I4I5I6I7I8I910111111110111111111Y3Y2Y1Y01001101010111100110111101111不表示邏輯非，只表示低電平有效7.3組合邏輯電路(3)優(yōu)先編碼器

上述編碼器每次只允許一個(gè)輸入信號(hào)為1,如果同時(shí)有多個(gè)輸入信號(hào)為1時(shí)，其輸出將產(chǎn)生混亂。

例如：當(dāng)計(jì)算機(jī)所控制的外設(shè)（鍵盤(pán)、打印機(jī)、磁盤(pán)）同時(shí)要求工作時(shí)，由于計(jì)算機(jī)同一時(shí)間只能做一件事，所以計(jì)算機(jī)就要按事先編好的優(yōu)先順序，使外設(shè)按優(yōu)先級(jí)別工作。

能識(shí)別這類(lèi)服務(wù)請(qǐng)求信號(hào)的優(yōu)先級(jí)別，并進(jìn)行編碼的邏輯電路，稱為優(yōu)先編碼器。7.3組合邏輯電路3.譯碼器

譯碼是編碼的反過(guò)程，它是將代碼的組合譯成一個(gè)特定的輸出信號(hào)。譯碼器代碼高低電平分類(lèi):二進(jìn)制譯碼器，又稱為n-2n線譯碼器二－十進(jìn)制譯碼器顯示譯碼器7.3組合邏輯電路譯碼器的一般原理圖A0A1An-1譯碼器Z0Z1Zm-1nmE

使能輸入端二進(jìn)制碼高低電平7.3組合邏輯電路(1)二進(jìn)制譯碼器將n種輸入的組合譯成2n種電路狀態(tài)。也稱n—2n線譯碼器。譯碼器的輸入一組二進(jìn)制代碼譯碼器的輸出一組高低電平信號(hào)4個(gè)2位譯碼器二進(jìn)制代碼高低電平信號(hào)7.3組合邏輯電路A1Y0A01111

0111101111011110S00

0

11

01

1100002－4線譯碼器74LS139邏輯狀態(tài)表Y1Y2Y31615141312111091234567874LS139Vcc2A02A11A01A1GND譯碼器74LS139邏輯管腳排列圖A0、A1是輸入端Y0~Y3是輸出端

S

是使能端7.3組合邏輯電路例：利用2-4線譯碼器分時(shí)將外設(shè)數(shù)據(jù)送入計(jì)算機(jī)。2-4線譯碼器ABCD三態(tài)門(mén)三態(tài)門(mén)三態(tài)門(mén)總線三態(tài)門(mén)7.3組合邏輯電路000全為1工作原理：（以A1A0=00為例）數(shù)據(jù)2-4線譯碼器ABCD三態(tài)門(mén)三態(tài)門(mén)三態(tài)門(mén)總線三態(tài)門(mén)脫離總線7.3組合邏輯電路(2)二-十進(jìn)制譯碼器

輸入變量A3A2A1A0是8421BCD碼，輸出是相應(yīng)的十進(jìn)制中的0-9（輸出低電平有效），試用與非門(mén)來(lái)設(shè)計(jì)這種譯碼器。(1)根據(jù)要求列出真值表(2)有真值表寫(xiě)邏輯表達(dá)式(3)畫(huà)邏輯電路圖7.3組合邏輯電路

二–十進(jìn)制譯碼器真值表00000000111111110000111100001111001100110011001101010101010101010111111111101111111111011111111110111111111101111111111011111111110111111111101111111111011111111110A3

A2

A1

A0Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

Y8

Y9偽碼在SSI設(shè)計(jì)時(shí)為了降低成本，可把它們作為無(wú)關(guān)項(xiàng)，以使電路最簡(jiǎn)。在LSI設(shè)計(jì)時(shí)，往往把可靠性放在首位，不應(yīng)使之出現(xiàn)。7.3組合邏輯電路00000000111111110000111100001111001100110011001101010101010101010111111111111111101111111111111111011111111111111110111111111111111101111111111111111011111111111111110111111111111111101111111111111111011111111111111110111111A3

A2

A1

A0Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

Y8

Y9偽碼

二–

十進(jìn)制譯碼器真值表7.3組合邏輯電路二—十進(jìn)制譯碼器的邏輯符號(hào)7.3組合邏輯電路Y0A3A2A1A074LS42Y1Y2Y4Y9Y8Y7Y6Y5Y3二-十進(jìn)制編碼(3)七段顯示譯碼器的設(shè)計(jì)

在數(shù)字系統(tǒng)中,經(jīng)常需要把測(cè)量或運(yùn)算結(jié)果用十進(jìn)制數(shù)碼直觀的顯示出來(lái).實(shí)現(xiàn)這種功能的邏輯電路稱為數(shù)碼顯示器。數(shù)碼顯示器顯示器件0123456789abcdefgabcdefg顯示譯碼器7.3組合邏輯電路鍵盤(pán)編碼與顯示譯碼組合電路的設(shè)計(jì)編碼顯示譯碼電路框圖ABCDEFG譯碼器I0I1I2I3I4I5I6I7I8I9A3A2A2A0編碼器Y3Y2Y1Y0

fbcdeagLED顯示器7.3組合邏輯電路

圖中所示為7段字符顯示器。它由7個(gè)條形發(fā)光二極管構(gòu)成，另外有一個(gè)點(diǎn)形LED顯示小數(shù)點(diǎn)。1)七段字符顯示器7.3組合邏輯電路abcdefgPabcdefgP共陰極連接共陽(yáng)極連接abcdefgP+E2)七段顯示譯碼器的設(shè)計(jì)

要求：輸入是8421BCD碼,輸出a,b,…g去驅(qū)動(dòng)七段顯示器,使顯示器顯示與8421BCD碼相對(duì)應(yīng)的十進(jìn)制數(shù)。7.3組合邏輯電路A3A2A1A0bcdefgaabcdefgR×7

七段顯

示

譯碼器A3

A2

A1

A0a

b

c

d

e

f

g

00000000111111110000111100001111001100110011001101010101010101011111110011000011011011111001011001110110110011111111000011111111110011abcdefg無(wú)關(guān)項(xiàng)函數(shù)邏輯表達(dá)式：電路圖（略）：

根據(jù)要求列出真值表7.3組合邏輯電路加法器:

實(shí)現(xiàn)二進(jìn)制加法運(yùn)算的電路。進(jìn)位0

0

0

0

11+10101010不考慮低位來(lái)的進(jìn)位半加器實(shí)現(xiàn)要考慮低位來(lái)的進(jìn)位全加器實(shí)現(xiàn)二進(jìn)制：0，1兩個(gè)數(shù)碼，“逢二進(jìn)一”。4.加法器7.3組合邏輯電路兩個(gè)輸入，A，B表示兩個(gè)同位相加的數(shù)兩個(gè)輸出，

S表示本位的和，

C表示向高位的進(jìn)位。半加器：邏輯表達(dá)式半加器邏輯狀態(tài)表A

B

S

C00000110101011017.3組合邏輯電路邏輯符號(hào)：COABSC

邏輯圖&=1ABSC7.3組合邏輯電路AiBiCi-1SiCi000001010011100101110111SiCi表示本位的和表示向高位的進(jìn)位AiBi表示兩個(gè)同位相加的數(shù)Ci-1表示低位來(lái)的進(jìn)位0010100110010111全加器：實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，且考慮來(lái)自低位的進(jìn)位。7.3組合邏輯電路邏輯表達(dá)式7.3組合邏輯電路AiBiCi-1SiCi0000010100111001011101110010100110010111半加器構(gòu)成的全加器>1BiAiCi-1SiCiCO

CO

邏輯符號(hào)COAiBiSiCi

CICi-17.3組合邏輯電路第七章數(shù)字集成電路及其應(yīng)用中國(guó)石油大學(xué)（華東）控制科學(xué)與工程學(xué)院7.4集成觸發(fā)器組合邏輯電路：任一時(shí)刻的輸出僅取決于該時(shí)刻的輸入，而與過(guò)去的輸入輸出無(wú)關(guān)。時(shí)序邏輯電路：任一時(shí)刻的輸出不僅取決于該時(shí)刻的輸入，而與過(guò)去的狀態(tài)有關(guān)。即時(shí)序邏輯電路具有記憶功能

數(shù)字邏輯電路根據(jù)其工作特點(diǎn)和結(jié)構(gòu)的不同可分為兩大類(lèi)：觸發(fā)器是構(gòu)成時(shí)序邏輯電路的基本單元。7.4集成觸發(fā)器觸發(fā)器（FlipFlop）：

能夠存儲(chǔ)一位二進(jìn)制數(shù)（一個(gè)“0”或一個(gè)“1”）的基本存儲(chǔ)單元電路。FQQ一個(gè)或多個(gè)輸入觸發(fā)器的框圖Q端的狀態(tài)代表觸發(fā)器的狀態(tài)Q=1時(shí)稱觸發(fā)器處于”1”態(tài)Q=0時(shí)稱觸發(fā)器處于”0”態(tài)7.4集成觸發(fā)器

兩個(gè)基本特點(diǎn)：1、一定的輸入信號(hào)可以使觸發(fā)器置于“0”態(tài)或“1”態(tài)；2、去掉輸入信號(hào)以后，觸發(fā)器的狀態(tài)能長(zhǎng)期保存，直至有新的輸入信號(hào)使其改變狀態(tài)為止。

按功能分類(lèi)：

R-S觸發(fā)器、J-K觸發(fā)器、D觸發(fā)器、T觸發(fā)器等。FQQ一個(gè)或多個(gè)輸入7.4集成觸發(fā)器1.基本R-S觸發(fā)器兩互補(bǔ)輸出端兩輸入端反饋線與非門(mén)7.4.1R-S觸發(fā)器&QQG1&G2SDRD7.4集成觸發(fā)器

觸發(fā)器輸出與輸入的邏輯關(guān)系1001設(shè)觸發(fā)器原態(tài)為“1”態(tài)。翻轉(zhuǎn)為“0”態(tài)(1)SD=1，RD=01010&QQG1&G2SDRD7.4集成觸發(fā)器設(shè)原態(tài)為“0”態(tài)1001110觸發(fā)器保持“0”態(tài)不變復(fù)位端0(1)SD=1，RD=0結(jié)論:不論觸發(fā)器原來(lái)為何種狀態(tài)，當(dāng)SD=1，RD=0時(shí)，使觸發(fā)器置“0”或稱為復(fù)位。&QQG1&G2SDRD7.4集成觸發(fā)器01設(shè)原態(tài)為“0”態(tài)011100翻轉(zhuǎn)為“1”態(tài)(2)SD=0，RD=1&QQG1&G2SDRD7.4集成觸發(fā)器設(shè)原態(tài)為“1”態(tài)0110001觸發(fā)器保持“1”態(tài)不變置位端1(2)SD=0，RD=1結(jié)論:不論觸發(fā)器原來(lái)為何種狀態(tài)，當(dāng)SD=0，RD=1時(shí)，使觸發(fā)器置“1”或稱為置位。&QQG1&G2SDRD7.4集成觸發(fā)器11設(shè)原態(tài)為“0”態(tài)010011保持為“0”態(tài)(3)SD=1，RD=1&QQG1&G2SDRD7.4集成觸發(fā)器設(shè)原態(tài)為“1”態(tài)1110001觸發(fā)器保持“1”態(tài)不變1(3)SD=1，RD=1結(jié)論:不論觸發(fā)器原來(lái)為何種狀態(tài)，當(dāng)SD=1，RD=1時(shí)，觸發(fā)器保持原來(lái)的狀態(tài)。即觸發(fā)器具有保持、記憶功能。&QQG1&G2SDRD7.4集成觸發(fā)器1100(4)SD=0，RD=0&QQG1&G2SDRD禁止加該信號(hào)7.4集成觸發(fā)器邏輯符號(hào)QQSDRD基本R－S

觸發(fā)器狀態(tài)表SDRDQn+1100置0011置111Qn

保持00不確定（應(yīng)禁止）功能現(xiàn)態(tài)Qn:電路在某個(gè)考查瞬間時(shí)所處的狀態(tài)。次態(tài)Qn+1:電路在考查瞬間時(shí)的輸入組合作用下，將要達(dá)到的那個(gè)新的狀態(tài)，即下一個(gè)考查瞬間時(shí)所處的狀態(tài)。低電平有效7.4集成觸發(fā)器

而翻轉(zhuǎn)到何種狀態(tài)由輸入信號(hào)決定,從而出現(xiàn)了各種時(shí)鐘控制的觸發(fā)器。鐘控觸發(fā)器也叫同步觸發(fā)器。

基本RS觸發(fā)器具有直接置1、置0功能。但在實(shí)際中，通常要求觸發(fā)器按一定的時(shí)間節(jié)拍動(dòng)作，即讓輸入信號(hào)的作用受時(shí)鐘脈沖CP(ClockPulse的縮寫(xiě))的控制。2.鐘控RS觸發(fā)器&QQG1&G2SDRD7.4集成觸發(fā)器基本R-S觸發(fā)器控制電路時(shí)鐘脈沖&G1&G2SDRDQQ&G4SR&G3CP7.4集成觸發(fā)器&G1&G2SDRDQQ&G4SR&G3CPSD，RD用于預(yù)置觸發(fā)器的初始狀態(tài)。工作過(guò)程中應(yīng)處于高電平，對(duì)電路工作狀態(tài)無(wú)影響。SDRDQ100111017.4集成觸發(fā)器當(dāng)CP=0時(shí)011R，S

輸入狀態(tài)不起作用，基本R-S觸發(fā)器狀態(tài)不變。

被封鎖被封鎖&G1&G2SDRDQQ&G4SR&G3CP7.4集成觸發(fā)器當(dāng)CP=1時(shí)1打開(kāi)觸發(fā)器狀態(tài)由R，S

輸入狀態(tài)決定。11打開(kāi)&G1&G2SDRDQQ&G4SR&G3CP7.4集成觸發(fā)器

觸發(fā)器的翻轉(zhuǎn)時(shí)刻受CP控制（CP高電平時(shí)翻轉(zhuǎn)），而觸發(fā)器的狀態(tài)由R，S的狀態(tài)決定。當(dāng)CP=1時(shí)1打開(kāi)(1)S=0,R=00011觸發(fā)器保持原態(tài)觸發(fā)器狀態(tài)由R，S

輸入狀態(tài)決定。11打開(kāi)&G1&G2SDRDQQ&G4SR&G3CP7.4集成觸發(fā)器1101010(2)S=0,R=1觸發(fā)器置“0”11&G1&G2SDRDQQ&G4SR&G3CP7.4集成觸發(fā)器1010101(3)S=1,R=011觸發(fā)器置“1”&G1&G2SDRDQQ&G4SR&G3CP7.4集成觸發(fā)器1110011(4)S=1,R=1禁止加該信號(hào)!&G1&G2SDRDQQ&G4SR&G3CP7.4集成觸發(fā)器RSQn+100Qn10001111禁止邏輯狀態(tài)表Qn—時(shí)鐘脈沖到來(lái)前觸發(fā)器的狀態(tài)，稱為現(xiàn)態(tài)；Qn+1—時(shí)鐘脈沖到來(lái)后觸發(fā)器的狀態(tài)，稱為次態(tài)。CP高電平時(shí)觸發(fā)器狀態(tài)由R、S確定。邏輯符號(hào)7.4集成觸發(fā)器 Q QSDRDCPSR保證兩個(gè)觸發(fā)器同時(shí)動(dòng)作7.4