計算機系統(tǒng)總線結(jié)構(gòu)實驗詳細報告步驟3：信號觀測與分析用示波器觀測地址總線AB[0]、數(shù)據(jù)總線DB[0]的波形，記錄寫周期（CPU輸出地址→輸出數(shù)據(jù)→RD/WR變低→數(shù)據(jù)穩(wěn)定→RD/WR變高）與讀周期的時序長度；改變RAM容量（如從256B增至1KB），重復(fù)測試，觀察總線負載對傳輸延遲的影響。實驗二：雙總線結(jié)構(gòu)的性能對比步驟1：硬件改造在實驗箱中新增“內(nèi)存總線”插槽，將CPU與RAM通過內(nèi)存總線直連，CPU與I/O仍通過系統(tǒng)總線連接。內(nèi)存總線寬度設(shè)為16位（DB[0~15]），系統(tǒng)總線保持8位。步驟2：性能測試編寫批量數(shù)據(jù)傳輸程序（如向RAM寫入100個字節(jié)，再讀取并傳輸?shù)絀/O）；分別在單總線、雙總線結(jié)構(gòu)下運行程序，用邏輯分析儀記錄總執(zhí)行時間，計算數(shù)據(jù)傳輸速率（字節(jié)數(shù)/時間）。步驟3：結(jié)果對比對比兩種結(jié)構(gòu)的傳輸速率，分析內(nèi)存總線獨立后性能提升的原因（如內(nèi)存訪問無需與I/O競爭總線帶寬）。實驗三：總線仲裁機制的模擬步驟1：仲裁邏輯搭建在實驗箱中擴展兩個I/O設(shè)備（設(shè)備A：按鍵，設(shè)備B：串口），通過集中式仲裁器（優(yōu)先級編碼器）連接到系統(tǒng)總線：設(shè)備A優(yōu)先級高于設(shè)備B（硬件上通過菊花鏈或獨立請求線實現(xiàn)）；仲裁器輸出“總線允許”（GNT）信號，控制設(shè)備對總線的訪問。步驟2：沖突模擬與仲裁同時觸發(fā)設(shè)備A（按鍵中斷）與設(shè)備B（串口數(shù)據(jù)請求），觀測仲裁器輸出的GNT信號，記錄仲裁延遲（請求到獲得總線的時間）；修改仲裁器邏輯（如動態(tài)優(yōu)先級，根據(jù)設(shè)備請求頻率調(diào)整優(yōu)先級），重復(fù)測試，分析不同仲裁策略的效率。實驗四：總線時序的觀測與優(yōu)化步驟1：同步時序測試保持實驗一的單總線結(jié)構(gòu)，設(shè)置時鐘頻率為1MHz，觀測數(shù)據(jù)傳輸?shù)臅r鐘周期（CLK高電平持續(xù)時間）與建立時間（數(shù)據(jù)在時鐘沿前穩(wěn)定的時間）；逐步提高時鐘頻率（2MHz、5MHz），觀察數(shù)據(jù)傳輸錯誤率的變化，找到“最高無錯頻率”。步驟2：異步時序模擬斷開時鐘信號，用實驗箱的“手動觸發(fā)”模塊模擬異步握手：設(shè)備輸出REQ信號→CPU檢測到后輸出ACK→設(shè)備傳輸數(shù)據(jù)→撤銷REQ→CPU撤銷ACK；用示波器觀測REQ與ACK的握手時序（如REQ低電平有效，ACK高電平有效，兩者的脈沖寬度與間隔），分析異步傳輸?shù)撵`活性與延遲。六、實驗結(jié)果與分析1.單總線結(jié)構(gòu)測試結(jié)果寫周期時序：地址有效后，數(shù)據(jù)在100ns后穩(wěn)定，RD/WR低電平持續(xù)200ns，總周期約500ns；讀周期時序：地址有效后，RAM在150ns內(nèi)輸出數(shù)據(jù)，CPU在數(shù)據(jù)穩(wěn)定后20ns內(nèi)讀取，總周期約450ns；負載影響：RAM容量從256B增至1KB時，總線競爭導(dǎo)致傳輸延遲增加15%（因多設(shè)備共享總線，沖突重試次數(shù)增多）。2.雙總線性能對比總線結(jié)構(gòu)傳輸100字節(jié)時間傳輸速率（字節(jié)/ms）性能提升率-----------------------------------------------------------單總線50ms20-雙總線35ms28.5742.86%分析：雙總線結(jié)構(gòu)中，內(nèi)存訪問與I/O傳輸并行，減少了總線等待時間，因此速率提升顯著。3.總線仲裁實驗結(jié)果集中式仲裁（固定優(yōu)先級）：設(shè)備A請求時，仲裁延遲約50ns；設(shè)備B請求時，延遲約80ns（因需等待仲裁器輪詢）；動態(tài)優(yōu)先級仲裁：當設(shè)備B請求頻率是A的2倍時，調(diào)整后B的平均延遲降至60ns，系統(tǒng)整體吞吐量提升12%。4.總線時序優(yōu)化結(jié)果同步時序最高無錯頻率：8MHz（時鐘周期125ns），超過后因建立時間不足導(dǎo)致數(shù)據(jù)錯誤；異步時序握手延遲：REQ到ACK的響應(yīng)時間約200ns，數(shù)據(jù)傳輸延遲約300ns，總異步周期約500ns（與同步8MHz周期相當，但靈活性更高）。七、問題與解決1.總線沖突導(dǎo)致數(shù)據(jù)錯誤現(xiàn)象：多設(shè)備訪問時，RAM數(shù)據(jù)被意外修改；原因：未啟用總線仲裁，設(shè)備同時驅(qū)動數(shù)據(jù)總線；解決：添加集中式仲裁器，通過GNT信號控制設(shè)備使能，確保同一時刻僅一個設(shè)備占用總線。2.異步時序握手失敗現(xiàn)象：REQ發(fā)出后，CPU無ACK響應(yīng)；原因：握手信號極性設(shè)置錯誤（CPU期望高電平REQ，設(shè)備輸出低電平REQ）；解決：調(diào)整設(shè)備端REQ的電平轉(zhuǎn)換電路，確保與CPU的握手協(xié)議匹配。3.雙總線數(shù)據(jù)不同步現(xiàn)象：內(nèi)存總線寫入的數(shù)據(jù)，系統(tǒng)總線讀取時出現(xiàn)錯誤；原因：雙總線間的緩存未刷新，數(shù)據(jù)一致性未維護；解決：在CPU中添加“總線同步指令”（如8086的LOCK前綴），強制刷新緩存，保證數(shù)據(jù)一致性。八、總結(jié)與展望本次實驗通過硬件搭建與軟件調(diào)試，系統(tǒng)探究了計算機總線結(jié)構(gòu)的核心機制。從單總線的基礎(chǔ)傳輸?shù)诫p總線的性能優(yōu)化，從集中式仲裁到異步時序控制，實驗結(jié)果驗證了總線寬度、仲裁策略、時序設(shè)計是提升傳輸效率的關(guān)鍵因素。未來可拓展實驗方向包括：1.模擬PCIe等高速串行總線的點對點傳輸機制；2.探究總線功耗優(yōu)化（如低功耗總線的信號編碼與休眠機制）；3.結(jié)合機